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source: vbox/trunk/src/VBox/ValidationKit/bootsectors/bs3-cpu-decoding-1.c32@ 65777

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bs3-cpu-decoding-1: group 12, 13, and 14 undefined opcode checks.
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Line 
1/* $Id: bs3-cpu-decoding-1.c32 65777 2017-02-13 17:38:06Z vboxsync $ */
2/** @file
3 * BS3Kit - bs3-cpu-decoding-1, 32-bit C code.
4 */
5
6/*
7 * Copyright (C) 2007-2016 Oracle Corporation
8 *
9 * This file is part of VirtualBox Open Source Edition (OSE), as
10 * available from http://www.virtualbox.org. This file is free software;
11 * you can redistribute it and/or modify it under the terms of the GNU
12 * General Public License (GPL) as published by the Free Software
13 * Foundation, in version 2 as it comes in the "COPYING" file of the
14 * VirtualBox OSE distribution. VirtualBox OSE is distributed in the
15 * hope that it will be useful, but WITHOUT ANY WARRANTY of any kind.
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18 * of the Common Development and Distribution License Version 1.0
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21 * CDDL are applicable instead of those of the GPL.
22 *
23 * You may elect to license modified versions of this file under the
24 * terms and conditions of either the GPL or the CDDL or both.
25 */
26
27
28/*********************************************************************************************************************************
29* Header Files *
30*********************************************************************************************************************************/
31#include <bs3kit.h>
32#include <iprt/asm-amd64-x86.h>
33
34
35/* bs3-cpu-decoding-1-template.mac: */
36BS3_DECL_NEAR(void) BS3_CMN_NM(bs3CpuDecoding1_LoadXmm0)(PCRTUINT128U);
37BS3_DECL_NEAR(void) BS3_CMN_NM(bs3CpuDecoding1_LoadXmm1)(PCRTUINT128U);
38BS3_DECL_NEAR(void) BS3_CMN_NM(bs3CpuDecoding1_SaveXmm0)(PRTUINT128U);
39
40
41/*********************************************************************************************************************************
42* Structures and Typedefs *
43*********************************************************************************************************************************/
44/**
45 * Simple test.
46 */
47typedef struct CPUDECODE1TST
48{
49 uint16_t fFlags;
50 uint8_t cbOpcodes;
51 uint8_t abOpcodes[20];
52 uint8_t cbUd;
53} CPUDECODE1TST;
54typedef CPUDECODE1TST BS3_FAR *PCPUDECODE1TST;
55
56#define P_CS X86_OP_PRF_CS
57#define P_SS X86_OP_PRF_SS
58#define P_DS X86_OP_PRF_DS
59#define P_ES X86_OP_PRF_ES
60#define P_FS X86_OP_PRF_FS
61#define P_GS X86_OP_PRF_GS
62#define P_OZ X86_OP_PRF_SIZE_OP
63#define P_AZ X86_OP_PRF_SIZE_ADDR
64#define P_LK X86_OP_PRF_LOCK
65#define P_RN X86_OP_PRF_REPNZ
66#define P_RZ X86_OP_PRF_REPZ
67
68#define RM_EAX_EAX ((3 << X86_MODRM_MOD_SHIFT) | (X86_GREG_xAX << X86_MODRM_REG_SHIFT) | (X86_GREG_xAX))
69#define RM_ECX_EAX ((3 << X86_MODRM_MOD_SHIFT) | (X86_GREG_xCX << X86_MODRM_REG_SHIFT) | (X86_GREG_xAX))
70#define RM_EDX_EAX ((3 << X86_MODRM_MOD_SHIFT) | (X86_GREG_xDX << X86_MODRM_REG_SHIFT) | (X86_GREG_xAX))
71#define RM_EBX_EAX ((3 << X86_MODRM_MOD_SHIFT) | (X86_GREG_xBX << X86_MODRM_REG_SHIFT) | (X86_GREG_xAX))
72#define RM_ESP_EAX ((3 << X86_MODRM_MOD_SHIFT) | (X86_GREG_xSP << X86_MODRM_REG_SHIFT) | (X86_GREG_xAX))
73#define RM_EBP_EAX ((3 << X86_MODRM_MOD_SHIFT) | (X86_GREG_xBP << X86_MODRM_REG_SHIFT) | (X86_GREG_xAX))
74#define RM_ESI_EAX ((3 << X86_MODRM_MOD_SHIFT) | (X86_GREG_xSI << X86_MODRM_REG_SHIFT) | (X86_GREG_xAX))
75#define RM_EDI_EAX ((3 << X86_MODRM_MOD_SHIFT) | (X86_GREG_xDI << X86_MODRM_REG_SHIFT) | (X86_GREG_xAX))
76#define RM_EAX_DEREF_EBX ((0 << X86_MODRM_MOD_SHIFT) | (X86_GREG_xAX << X86_MODRM_REG_SHIFT) | (X86_GREG_xBX))
77#define RM_EAX_DEREF_EBX_DISP8 ((1 << X86_MODRM_MOD_SHIFT) | (X86_GREG_xAX << X86_MODRM_REG_SHIFT) | (X86_GREG_xBX))
78#define RM_EAX_DEREF_EBX_DISP32 ((2 << X86_MODRM_MOD_SHIFT) | (X86_GREG_xAX << X86_MODRM_REG_SHIFT) | (X86_GREG_xBX))
79#define RM_EAX_SIB ((0 << X86_MODRM_MOD_SHIFT) | (X86_GREG_xAX << X86_MODRM_REG_SHIFT) | 4)
80#define RM_EAX_SIB_DISP8 ((1 << X86_MODRM_MOD_SHIFT) | (X86_GREG_xAX << X86_MODRM_REG_SHIFT) | 4)
81#define RM_EAX_SIB_DISP32 ((2 << X86_MODRM_MOD_SHIFT) | (X86_GREG_xAX << X86_MODRM_REG_SHIFT) | 4)
82
83#define RM_XMM0_XMM1 ((3 << X86_MODRM_MOD_SHIFT) | (0 << X86_MODRM_REG_SHIFT) | 1)
84
85#define SIB_EBX_X1_NONE ((0 << X86_SIB_SCALE_SHIFT) | (4 << X86_SIB_INDEX_SHIFT) | (X86_GREG_xBX))
86#define SIB_EBX_X2_NONE ((1 << X86_SIB_SCALE_SHIFT) | (4 << X86_SIB_INDEX_SHIFT) | (X86_GREG_xBX))
87#define SIB_EBX_X4_NONE ((2 << X86_SIB_SCALE_SHIFT) | (4 << X86_SIB_INDEX_SHIFT) | (X86_GREG_xBX))
88#define SIB_EBX_X8_NONE ((3 << X86_SIB_SCALE_SHIFT) | (4 << X86_SIB_INDEX_SHIFT) | (X86_GREG_xBX))
89
90#define F_486 UINT16_C(0x0000)
91#define F_SSE2 UINT16_C(0x0001)
92#define F_SSE3 UINT16_C(0x0002)
93#define F_SSE42 UINT16_C(0x0004)
94#define F_MOVBE UINT16_C(0x0080)
95#define F_CBUD UINT16_C(0x4000)
96#define F_UD UINT16_C(0x8000)
97#define F_OK UINT16_C(0x0000)
98
99
100/**
101 * This is an exploratory testcase. It tries to figure out how exactly the
102 * different Intel and AMD CPUs implements SSE and similar instructions that
103 * uses the size, repz, repnz and lock prefixes in the encoding.
104 */
105CPUDECODE1TST const g_aSimpleTests[] =
106{
107 /*
108 * fFlags, cbUd, cbOpcodes, abOpcodes
109 */
110#if 0
111 /* Using currently undefined 0x0f 0x7a sequences. */
112 { F_UD, 3, { 0x0f, 0x7a, RM_EAX_EAX, } },
113 { F_UD, 3+1, { P_LK, 0x0f, 0x7a, RM_EAX_EAX, } },
114 { F_UD, 3+1, { P_RZ, 0x0f, 0x7a, RM_EAX_EAX, } },
115 { F_UD, 3+1, { P_RN, 0x0f, 0x7a, RM_EAX_EAX, } },
116 { F_UD, 3+2, { P_LK, P_LK, 0x0f, 0x7a, RM_EAX_EAX, } },
117 { F_UD, 4, { 0x0f, 0x7a, RM_EAX_DEREF_EBX_DISP8, 0 } },
118 { F_UD, 4+1, { P_LK, 0x0f, 0x7a, RM_EAX_DEREF_EBX_DISP8, 0 } },
119 { F_UD, 4+1, { P_RZ, 0x0f, 0x7a, RM_EAX_DEREF_EBX_DISP8, 0 } },
120 { F_UD, 4+1, { P_RN, 0x0f, 0x7a, RM_EAX_DEREF_EBX_DISP8, 0 } },
121 { F_UD, 4+2, { P_LK, P_LK, 0x0f, 0x7a, RM_EAX_DEREF_EBX_DISP8, 0 } },
122 { F_UD, 7, { 0x0f, 0x7a, RM_EAX_DEREF_EBX_DISP32, 0, 0, 0, 0 } },
123 { F_UD, 7+1, { P_LK, 0x0f, 0x7a, RM_EAX_DEREF_EBX_DISP32, 0, 0, 0, 0 } },
124 { F_UD, 7+1, { P_RZ, 0x0f, 0x7a, RM_EAX_DEREF_EBX_DISP32, 0, 0, 0, 0 } },
125 { F_UD, 7+1, { P_RN, 0x0f, 0x7a, RM_EAX_DEREF_EBX_DISP32, 0, 0, 0, 0 } },
126 { F_UD, 7+2, { P_LK, P_LK, 0x0f, 0x7a, RM_EAX_DEREF_EBX_DISP32, 0, 0, 0, 0 } },
127#endif
128#if 0
129 /* Ditto for currently undefined sequence: 0x0f 0x7b */
130 { F_UD, 3, { 0x0f, 0x7b, RM_EAX_EAX, } },
131 { F_UD, 3+1, { P_LK, 0x0f, 0x7b, RM_EAX_EAX, } },
132 { F_UD, 3+1, { P_RZ, 0x0f, 0x7b, RM_EAX_EAX, } },
133 { F_UD, 3+1, { P_RN, 0x0f, 0x7b, RM_EAX_EAX, } },
134 { F_UD, 3+2, { P_LK, P_LK, 0x0f, 0x7b, RM_EAX_EAX, } },
135#endif
136#if 1
137 /* Ditto for currently undefined sequence: 0x0f 0x24 */
138 { F_UD, 3, { 0x0f, 0x24, RM_EAX_EAX, } },
139 { F_UD, 3+1, { P_LK, 0x0f, 0x24, RM_EAX_EAX, } },
140 { F_UD, 3+1, { P_RZ, 0x0f, 0x24, RM_EAX_EAX, } },
141 { F_UD, 3+1, { P_RN, 0x0f, 0x24, RM_EAX_EAX, } },
142 { F_UD, 3+2, { P_LK, P_LK, 0x0f, 0x24, RM_EAX_EAX, } },
143#endif
144#if 0
145 /* The XADD instruction has empty lines for 66, f3 and f2 prefixes.
146 AMD doesn't do anything special for XADD Ev,Gv as the intel table would indicate. */
147 { F_486 | F_OK, 3, { 0x0f, 0xc1, RM_EAX_EAX, } },
148 { F_486 | F_OK, 4, { P_OZ, 0x0f, 0xc1, RM_EAX_EAX, } },
149 { F_486 | F_OK, 4, { P_RZ, 0x0f, 0xc1, RM_EAX_EAX, } },
150 { F_486 | F_OK, 5, { P_OZ, P_RZ, 0x0f, 0xc1, RM_EAX_EAX, } },
151 { F_486 | F_OK, 5, { P_RZ, P_OZ, 0x0f, 0xc1, RM_EAX_EAX, } },
152 { F_486 | F_OK, 4, { P_RN, 0x0f, 0xc1, RM_EAX_EAX, } },
153 { F_486 | F_OK, 5, { P_OZ, P_RN, 0x0f, 0xc1, RM_EAX_EAX, } },
154 { F_486 | F_OK, 5, { P_RN, P_OZ, 0x0f, 0xc1, RM_EAX_EAX, } },
155#endif
156#if 0
157 /* The movnti instruction is confined to the unprefixed lined in the intel manuals. Check how the other lines work. */
158 { F_SSE2 | F_UD, 3, { 0x0f, 0xc3, RM_EAX_EAX, } }, /* invalid - reg,reg */
159 { F_SSE2 | F_OK, 3, { 0x0f, 0xc3, RM_EAX_DEREF_EBX, } },
160 { F_SSE2 | F_UD, 4, { P_OZ, 0x0f, 0xc3, RM_EAX_DEREF_EBX, } }, /* invalid */
161 { F_SSE2 | F_UD, 4, { P_RZ, 0x0f, 0xc3, RM_EAX_DEREF_EBX, } }, /* invalid */
162 { F_SSE2 | F_UD, 4, { P_RN, 0x0f, 0xc3, RM_EAX_DEREF_EBX, } }, /* invalid */
163 { F_SSE2 | F_UD, 4, { P_LK, 0x0f, 0xc3, RM_EAX_DEREF_EBX, } }, /* invalid */
164 { F_SSE2 | F_UD, 5, { P_RN, P_LK, 0x0f, 0xc3, RM_EAX_DEREF_EBX, } }, /* invalid */
165#endif
166#if 0
167 /* The lddqu instruction requires a 0xf2 prefix, intel only lists 0x66 and empty
168 prefix for it. Check what they really mean by that*/
169 { F_SSE3 | F_UD, 4, { P_RN, 0x0f, 0xf0, RM_EAX_EAX, } }, /* invalid - reg, reg */
170 { F_SSE3 | F_OK, 4, { P_RN, 0x0f, 0xf0, RM_EAX_DEREF_EBX, } },
171 { F_SSE3 | F_OK, 5, { P_RN, P_RN, 0x0f, 0xf0, RM_EAX_DEREF_EBX, } },
172 { F_SSE3 | F_UD, 3, { 0x0f, 0xf0, RM_EAX_DEREF_EBX, } },
173 { F_SSE3 | F_UD, 4, { P_RZ, 0x0f, 0xf0, RM_EAX_DEREF_EBX, } },
174 { F_SSE3 | F_UD, 4, { P_OZ, 0x0f, 0xf0, RM_EAX_DEREF_EBX, } },
175 { F_SSE3 | F_UD, 4, { P_LK, 0x0f, 0xf0, RM_EAX_DEREF_EBX, } },
176 { F_SSE3 | F_UD, 5, { P_RN, P_RZ, 0x0f, 0xf0, RM_EAX_DEREF_EBX, } },
177 { F_SSE3 | F_OK, 5, { P_RN, P_OZ, 0x0f, 0xf0, RM_EAX_DEREF_EBX, } }, // AMD,why?
178 { F_SSE3 | F_UD, 5, { P_RN, P_LK, 0x0f, 0xf0, RM_EAX_DEREF_EBX, } },
179 { F_SSE3 | F_OK, 5, { P_RZ, P_RN, 0x0f, 0xf0, RM_EAX_DEREF_EBX, } },
180 { F_SSE3 | F_OK, 5, { P_OZ, P_RN, 0x0f, 0xf0, RM_EAX_DEREF_EBX, } },
181 { F_SSE3 | F_UD, 5, { P_LK, P_RN, 0x0f, 0xf0, RM_EAX_DEREF_EBX, } },
182 { F_SSE3 | F_OK, 5, { P_OZ, P_RN, 0x0f, 0xf0, RM_EAX_DEREF_EBX, } },
183 { F_SSE3 | F_OK, 6,{ P_OZ, P_RZ, P_RN, 0x0f, 0xf0, RM_EAX_DEREF_EBX, } },
184#endif
185#if 0
186 { F_SSE2 | F_OK, 3, { 0x0f, 0x7e, RM_EAX_EAX, } },
187 { F_SSE2 | F_OK, 4, { P_OZ, 0x0f, 0x7e, RM_EAX_EAX, } },
188 { F_SSE2 | F_UD, 5,{ P_RN, P_OZ, 0x0f, 0x7e, RM_EAX_EAX, } }, // WTF?
189 { F_SSE2 | F_UD, 5,{ P_OZ, P_RN, 0x0f, 0x7e, RM_EAX_EAX, } },
190 { F_SSE2 | F_OK, 5,{ P_RZ, P_OZ, 0x0f, 0x7e, RM_EAX_EAX, } },
191 { F_SSE2 | F_OK, 4, { P_RZ, 0x0f, 0x7e, RM_EAX_EAX, } },
192 { F_SSE2 | F_UD, 4, { P_RN, 0x0f, 0x7e, RM_EAX_EAX, } },
193#endif
194/** @todo crc32 / movbe */
195};
196
197void DecodeEdgeTest(void)
198{
199 /*
200 * Allocate and initialize a page pair
201 */
202 uint8_t BS3_FAR *pbPages;
203 pbPages = Bs3MemGuardedTestPageAlloc(BS3MEMKIND_FLAT32);
204 if (pbPages)
205 {
206 unsigned i;
207 BS3REGCTX Ctx;
208 BS3TRAPFRAME TrapFrame;
209
210 Bs3MemZero(&Ctx, sizeof(Ctx));
211 Bs3MemZero(&TrapFrame, sizeof(TrapFrame));
212
213 ASMSetCR0((ASMGetCR0() & ~(X86_CR0_EM | X86_CR0_TS)) | X86_CR0_MP);
214 ASMSetCR4(ASMGetCR4() | X86_CR4_OSFXSR);
215
216 Bs3RegCtxSaveEx(&Ctx, BS3_MODE_CODE_32, 512);
217 Ctx.rbx.u64 = (uintptr_t)pbPages;
218
219 for (i = 0; i < RT_ELEMENTS(g_aSimpleTests); i++)
220 {
221 unsigned const cbOpcodes = g_aSimpleTests[i].cbOpcodes;
222 uint16_t const fFlags = g_aSimpleTests[i].fFlags;
223 unsigned cb;
224 /** @todo check if supported. */
225
226 /*
227 * Place the instruction exactly at the page boundrary and proceed to
228 * move it across it and check that we get #PFs then.
229 */
230 cb = cbOpcodes;
231 while (cb >= 1)
232 {
233 unsigned const cErrorsBefore = Bs3TestSubErrorCount();
234 uint8_t BS3_FAR *pbRip = &pbPages[X86_PAGE_SIZE - cb];
235 Bs3MemCpy(pbRip, &g_aSimpleTests[i].abOpcodes[0], cb);
236 Bs3RegCtxSetRipCsFromFlat(&Ctx, (uintptr_t)pbRip);
237 Bs3TrapSetJmpAndRestore(&Ctx, &TrapFrame);
238#if 1
239 Bs3TestPrintf("\ni=%d cb=%#x (cbOpcodes=%#x fFlags=%#x)\n", i, cb, cbOpcodes, fFlags);
240// Bs3TrapPrintFrame(&TrapFrame);
241#endif
242 if (cb >= cbOpcodes && (g_aSimpleTests[i].fFlags & F_UD))
243 {
244 if (TrapFrame.bXcpt != X86_XCPT_UD)
245 Bs3TestFailedF("i=%d cb=%d cbOp=%d fFlags=%#x: expected #UD got %#x at %RX32\n",
246 i, cb, cbOpcodes, fFlags, TrapFrame.bXcpt, TrapFrame.Ctx.rip.u32);
247 }
248 else if (cb < cbOpcodes)
249 {
250 if (TrapFrame.bXcpt != X86_XCPT_PF)
251 Bs3TestFailedF("i=%d cb=%d cbOp=%d fFlags=%#x: expected #PF (on) got %#x at %RX32\n",
252 i, cb, cbOpcodes, fFlags, TrapFrame.bXcpt, TrapFrame.Ctx.rip.u32);
253 else if (TrapFrame.Ctx.rip.u32 != (uintptr_t)pbRip)
254 Bs3TestFailedF("i=%d cb=%d cbOp=%d fFlags=%#x: expected #PF rip of %p (on) got %#RX32\n",
255 i, cb, cbOpcodes, fFlags, pbRip, TrapFrame.Ctx.rip.u32);
256 }
257 else
258 {
259 if (TrapFrame.bXcpt != X86_XCPT_PF)
260 Bs3TestFailedF("i=%d cb=%d cbOp=%d fFlags=%#x: expected #PF (after) got %#x at %RX32\n",
261 i, cb, cbOpcodes, fFlags, TrapFrame.bXcpt, TrapFrame.Ctx.rip.u32);
262 else if (TrapFrame.Ctx.rip.u32 != (uintptr_t)&pbPages[X86_PAGE_SIZE])
263 Bs3TestFailedF("i=%d cb=%d cbOp=%d fFlags=%#x: expected #PF rip of %p (after) got %#RX32\n",
264 i, cb, cbOpcodes, fFlags, &pbPages[X86_PAGE_SIZE], TrapFrame.Ctx.rip.u32);
265 }
266 if (Bs3TestSubErrorCount() != cErrorsBefore)
267 {
268 Bs3TestPrintf(" %.*Rhxs", cb, &g_aSimpleTests[i].abOpcodes[0]);
269 if (cb < cbOpcodes)
270 Bs3TestPrintf("[%.*Rhxs]", cbOpcodes - cb, &g_aSimpleTests[i].abOpcodes[cb]);
271 Bs3TestPrintf("\n");
272 }
273
274 /* next */
275 cb--;
276 }
277 }
278
279 Bs3MemGuardedTestPageFree(pbPages);
280 }
281 else
282 Bs3TestFailed("Failed to allocate two pages!\n");
283
284 /*
285 * Test instruction sequences.
286 */
287
288
289}
290
291
292/**
293 * Undefined opcode test.
294 */
295typedef struct CPUDECODE1UDTST
296{
297 /** Type of undefined opcode decoding logic - UD_T_XXX. */
298 uint8_t enmType;
299 /** Core opcodes length. */
300 uint8_t cbOpcodes;
301 /** Core opcodes. */
302 uint8_t abOpcodes[5];
303 /** UD_F_XXX. */
304 uint8_t fFlags;
305} CPUDECODE1UDTST;
306typedef CPUDECODE1UDTST const BS3_FAR *PCCPUDECODE1UDTST;
307
308#define UD_T_EXACT 0
309#define UD_T_MODRM 1
310#define UD_T_MODRM_I8 2
311#define UD_T_MODRM_M 3
312#define UD_T_MODRM_M_I8 4
313#define UD_T_MODRM_RR0 5
314#define UD_T_MODRM_RR1 6
315#define UD_T_MODRM_RR2 7
316#define UD_T_MODRM_RR3 8
317#define UD_T_MODRM_RR4 9
318#define UD_T_MODRM_RR5 10
319#define UD_T_MODRM_RR6 11
320#define UD_T_MODRM_RR7 12
321#define UD_T_MODRM_RR0_I8 13
322#define UD_T_MODRM_RR1_I8 14
323#define UD_T_MODRM_RR2_I8 15
324#define UD_T_MODRM_RR3_I8 16
325#define UD_T_MODRM_RR4_I8 17
326#define UD_T_MODRM_RR5_I8 18
327#define UD_T_MODRM_RR6_I8 19
328#define UD_T_MODRM_RR7_I8 20
329
330#define UD_F_ANY_PFX 0
331#define UD_F_NOT_NO_PFX UINT8_C(0x01) /**< Must have some kind of prefix to be \#UD. */
332#define UD_F_NOT_OZ_PFX UINT8_C(0x02) /**< Skip the size prefix. */
333#define UD_F_NOT_RZ_PFX UINT8_C(0x04) /**< Skip the REPZ prefix. */
334#define UD_F_NOT_RN_PFX UINT8_C(0x08) /**< Skip the REPNZ prefix. */
335#define UD_F_NOT_LK_PFX UINT8_C(0x10) /**< Skip the LOCK prefix. */
336#define UD_F_3BYTE_ESC UINT8_C(0x20) /**< Unused 3 byte escape table. Test all 256 entries */
337
338/**
339 * Two byte opcodes.
340 */
341CPUDECODE1UDTST const g_aUdTest2Byte_0f[] =
342{
343 { UD_T_EXACT, 2, { 0x0f, 0x04 }, UD_F_ANY_PFX },
344 { UD_T_EXACT, 2, { 0x0f, 0x0a }, UD_F_ANY_PFX },
345 { UD_T_EXACT, 2, { 0x0f, 0x0c }, UD_F_ANY_PFX },
346 { UD_T_EXACT, 2, { 0x0f, 0x0e }, UD_F_ANY_PFX },
347 { UD_T_EXACT, 2, { 0x0f, 0x0f }, UD_F_ANY_PFX },
348 { UD_T_MODRM, 2, { 0x0f, 0x13 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
349 { UD_T_MODRM, 2, { 0x0f, 0x14 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
350 { UD_T_MODRM, 2, { 0x0f, 0x15 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
351 { UD_T_MODRM, 2, { 0x0f, 0x16 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX | UD_F_NOT_RN_PFX },
352 { UD_T_MODRM, 2, { 0x0f, 0x17 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
353 /** @todo figure when 0f 019 and 0f 0c-0f were made into NOPs. */
354 { UD_T_EXACT, 2, { 0x0f, 0x24 }, UD_F_ANY_PFX },
355 { UD_T_EXACT, 2, { 0x0f, 0x25 }, UD_F_ANY_PFX },
356 { UD_T_EXACT, 2, { 0x0f, 0x26 }, UD_F_ANY_PFX },
357 { UD_T_EXACT, 2, { 0x0f, 0x27 }, UD_F_ANY_PFX },
358 { UD_T_MODRM, 2, { 0x0f, 0x28 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
359 { UD_T_MODRM, 2, { 0x0f, 0x29 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
360 { UD_T_MODRM, 2, { 0x0f, 0x2b }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
361 { UD_T_MODRM, 2, { 0x0f, 0x2e }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
362 { UD_T_MODRM, 2, { 0x0f, 0x2f }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
363 { UD_T_EXACT, 2, { 0x0f, 0x36 }, UD_F_ANY_PFX },
364 { UD_T_MODRM, 3, { 0x0f, 0x39, 0x00 }, UD_F_3BYTE_ESC | UD_F_ANY_PFX }, /* Three byte escape table, just unused. */
365 { UD_T_MODRM_I8, 3, { 0x0f, 0x3b, 0x00 }, UD_F_3BYTE_ESC | UD_F_ANY_PFX }, /* Three byte escape table, just unused. */
366 { UD_T_MODRM, 3, { 0x0f, 0x3c, 0x00 }, UD_F_3BYTE_ESC | UD_F_ANY_PFX }, /* Three byte escape table, just unused. */
367 { UD_T_MODRM, 3, { 0x0f, 0x3d, 0x00 }, UD_F_3BYTE_ESC | UD_F_ANY_PFX }, /* Three byte escape table, just unused. */
368 { UD_T_MODRM_I8, 3, { 0x0f, 0x3e, 0x00 }, UD_F_3BYTE_ESC | UD_F_ANY_PFX }, /* Three byte escape table, just unused. */
369 { UD_T_MODRM_I8, 3, { 0x0f, 0x3f, 0x00 }, UD_F_3BYTE_ESC | UD_F_ANY_PFX }, /* Three byte escape table, just unused. */
370 { UD_T_MODRM, 2, { 0x0f, 0x50 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
371 { UD_T_MODRM, 2, { 0x0f, 0x52 }, UD_F_NOT_NO_PFX | UD_F_NOT_RN_PFX },
372 { UD_T_MODRM, 2, { 0x0f, 0x53 }, UD_F_NOT_NO_PFX | UD_F_NOT_RN_PFX },
373 { UD_T_MODRM, 2, { 0x0f, 0x54 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
374 { UD_T_MODRM, 2, { 0x0f, 0x55 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
375 { UD_T_MODRM, 2, { 0x0f, 0x56 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
376 { UD_T_MODRM, 2, { 0x0f, 0x57 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
377 { UD_T_MODRM, 2, { 0x0f, 0x5b }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX | UD_F_NOT_RN_PFX },
378 { UD_T_MODRM, 2, { 0x0f, 0x60 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
379 { UD_T_MODRM, 2, { 0x0f, 0x61 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
380 { UD_T_MODRM, 2, { 0x0f, 0x62 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
381 { UD_T_MODRM, 2, { 0x0f, 0x63 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
382 { UD_T_MODRM, 2, { 0x0f, 0x64 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
383 { UD_T_MODRM, 2, { 0x0f, 0x65 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
384 { UD_T_MODRM, 2, { 0x0f, 0x66 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
385 { UD_T_MODRM, 2, { 0x0f, 0x67 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
386 { UD_T_MODRM, 2, { 0x0f, 0x68 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
387 { UD_T_MODRM, 2, { 0x0f, 0x69 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
388 { UD_T_MODRM, 2, { 0x0f, 0x6a }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
389 { UD_T_MODRM, 2, { 0x0f, 0x6b }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
390 { UD_T_MODRM, 2, { 0x0f, 0x6c }, UD_F_NOT_OZ_PFX },
391 { UD_T_MODRM, 2, { 0x0f, 0x6d }, UD_F_NOT_OZ_PFX },
392 { UD_T_MODRM, 2, { 0x0f, 0x6e }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
393 { UD_T_MODRM, 2, { 0x0f, 0x6f }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX | UD_F_NOT_RN_PFX },
394 { UD_T_MODRM_M_I8, 2, { 0x0f, 0x71 }, UD_F_ANY_PFX },
395 { UD_T_MODRM_RR0_I8, 2, { 0x0f, 0x71 }, UD_F_ANY_PFX },
396 { UD_T_MODRM_RR1_I8, 2, { 0x0f, 0x71 }, UD_F_ANY_PFX },
397 { UD_T_MODRM_RR2_I8, 2, { 0x0f, 0x71 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
398 { UD_T_MODRM_RR3_I8, 2, { 0x0f, 0x71 }, UD_F_ANY_PFX },
399 { UD_T_MODRM_RR4_I8, 2, { 0x0f, 0x71 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
400 { UD_T_MODRM_RR5_I8, 2, { 0x0f, 0x71 }, UD_F_ANY_PFX },
401 { UD_T_MODRM_RR6_I8, 2, { 0x0f, 0x71 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
402 { UD_T_MODRM_RR7_I8, 2, { 0x0f, 0x71 }, UD_F_ANY_PFX },
403 { UD_T_MODRM_M_I8, 2, { 0x0f, 0x72 }, UD_F_ANY_PFX },
404 { UD_T_MODRM_RR0_I8, 2, { 0x0f, 0x72 }, UD_F_ANY_PFX },
405 { UD_T_MODRM_RR1_I8, 2, { 0x0f, 0x72 }, UD_F_ANY_PFX },
406 { UD_T_MODRM_RR2_I8, 2, { 0x0f, 0x72 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
407 { UD_T_MODRM_RR3_I8, 2, { 0x0f, 0x72 }, UD_F_ANY_PFX },
408 { UD_T_MODRM_RR4_I8, 2, { 0x0f, 0x72 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
409 { UD_T_MODRM_RR5_I8, 2, { 0x0f, 0x72 }, UD_F_ANY_PFX },
410 { UD_T_MODRM_RR6_I8, 2, { 0x0f, 0x72 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
411 { UD_T_MODRM_RR7_I8, 2, { 0x0f, 0x72 }, UD_F_ANY_PFX },
412 { UD_T_MODRM_M_I8, 2, { 0x0f, 0x73 }, UD_F_ANY_PFX },
413 { UD_T_MODRM_RR0_I8, 2, { 0x0f, 0x73 }, UD_F_ANY_PFX },
414 { UD_T_MODRM_RR1_I8, 2, { 0x0f, 0x73 }, UD_F_ANY_PFX },
415 { UD_T_MODRM_RR2_I8, 2, { 0x0f, 0x73 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
416 { UD_T_MODRM_RR3_I8, 2, { 0x0f, 0x73 }, UD_F_NOT_OZ_PFX },
417 { UD_T_MODRM_RR4_I8, 2, { 0x0f, 0x73 }, UD_F_ANY_PFX },
418 { UD_T_MODRM_RR5_I8, 2, { 0x0f, 0x73 }, UD_F_ANY_PFX },
419 { UD_T_MODRM_RR6_I8, 2, { 0x0f, 0x73 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
420 { UD_T_MODRM_RR7_I8, 2, { 0x0f, 0x73 }, UD_F_NOT_OZ_PFX },
421 { UD_T_MODRM, 2, { 0x0f, 0x74 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
422 { UD_T_MODRM, 2, { 0x0f, 0x75 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
423 { UD_T_MODRM, 2, { 0x0f, 0x76 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
424 /* 0f 77: WTF? OZ, RZ and RN are all empty in the intel tables and LK isn't metnioned at all: */
425 { UD_T_MODRM, 2, { 0x0f, 0x77 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX | UD_F_NOT_RZ_PFX | UD_F_NOT_RN_PFX | UD_F_NOT_LK_PFX },
426 { UD_T_MODRM, 2, { 0x0f, 0x78 }, UD_F_NOT_NO_PFX },
427 { UD_T_MODRM, 2, { 0x0f, 0x79 }, UD_F_NOT_NO_PFX },
428 { UD_T_MODRM, 2, { 0x0f, 0x7a }, UD_F_ANY_PFX },
429 { UD_T_MODRM, 2, { 0x0f, 0x7b }, UD_F_ANY_PFX },
430 { UD_T_MODRM, 2, { 0x0f, 0x7c }, UD_F_NOT_OZ_PFX | UD_F_NOT_RZ_PFX },
431 { UD_T_MODRM, 2, { 0x0f, 0x7d }, UD_F_NOT_OZ_PFX | UD_F_NOT_RZ_PFX },
432 { UD_T_MODRM, 2, { 0x0f, 0x7e }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX | UD_F_NOT_RN_PFX },
433 { UD_T_MODRM, 2, { 0x0f, 0x7f }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX | UD_F_NOT_RN_PFX },
434 { UD_T_MODRM, 2, { 0x0f, 0xa6 }, UD_F_ANY_PFX },
435 { UD_T_MODRM, 2, { 0x0f, 0xa7 }, UD_F_ANY_PFX },
436 { UD_T_MODRM, 2, { 0x0f, 0xb8 }, UD_F_NOT_RN_PFX },
437 /** @todo f3 0f bb rm and f2 0f bb rm does stuff on skylake even if their are blank in intel and AMD tables! */
438 //{ UD_T_MODRM, 2, { 0x0f, 0xbb }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
439 /** @todo AMD tables indicates that f2 0f bc rm is invalid, but on skylake it works differently (BSF?) */
440 { UD_T_MODRM, 2, { 0x0f, 0xbc }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX | UD_F_NOT_RN_PFX /* figure: */ | UD_F_NOT_RZ_PFX },
441 /** @todo AMD tables indicates that f3 0f bc rm is invalid, but on skylake it works differently (BSR?) */
442 { UD_T_MODRM, 2, { 0x0f, 0xbd }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX | UD_F_NOT_RN_PFX /* figure: */ | UD_F_NOT_RZ_PFX },
443 /* Note! Intel incorrectly states that XADD (0f c0 and 0f c1) are sensitive to OZ, RN and RZ. AMD and skylake hw disagrees. */
444 { UD_T_MODRM, 2, { 0x0f, 0xc3 }, UD_F_NOT_NO_PFX },
445 { UD_T_MODRM_I8, 2, { 0x0f, 0xc4 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
446 { UD_T_MODRM_I8, 2, { 0x0f, 0xc5 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
447 { UD_T_MODRM_I8, 2, { 0x0f, 0xc6 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
448 { UD_T_MODRM, 2, { 0x0f, 0xd0 }, UD_F_NOT_OZ_PFX | UD_F_NOT_RZ_PFX },
449 { UD_T_MODRM, 2, { 0x0f, 0xd1 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
450 { UD_T_MODRM, 2, { 0x0f, 0xd2 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
451 { UD_T_MODRM, 2, { 0x0f, 0xd3 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
452 { UD_T_MODRM, 2, { 0x0f, 0xd4 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
453 { UD_T_MODRM, 2, { 0x0f, 0xd5 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
454 { UD_T_MODRM, 2, { 0x0f, 0xd6 }, UD_F_NOT_OZ_PFX | UD_F_NOT_RZ_PFX | UD_F_NOT_RN_PFX },
455 { UD_T_MODRM, 2, { 0x0f, 0xd7 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
456 { UD_T_MODRM, 2, { 0x0f, 0xd8 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
457 { UD_T_MODRM, 2, { 0x0f, 0xd9 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
458 { UD_T_MODRM, 2, { 0x0f, 0xda }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
459 { UD_T_MODRM, 2, { 0x0f, 0xdb }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
460 { UD_T_MODRM, 2, { 0x0f, 0xdc }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
461 { UD_T_MODRM, 2, { 0x0f, 0xdd }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
462 { UD_T_MODRM, 2, { 0x0f, 0xde }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
463 { UD_T_MODRM, 2, { 0x0f, 0xdf }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
464 { UD_T_MODRM, 2, { 0x0f, 0xe0 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
465 { UD_T_MODRM, 2, { 0x0f, 0xe1 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
466 { UD_T_MODRM, 2, { 0x0f, 0xe2 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
467 { UD_T_MODRM, 2, { 0x0f, 0xe3 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
468 { UD_T_MODRM, 2, { 0x0f, 0xe4 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
469 { UD_T_MODRM, 2, { 0x0f, 0xe5 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
470 { UD_T_MODRM, 2, { 0x0f, 0xe6 }, UD_F_NOT_OZ_PFX | UD_F_NOT_RZ_PFX | UD_F_NOT_RN_PFX },
471 { UD_T_MODRM, 2, { 0x0f, 0xe7 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
472 { UD_T_MODRM, 2, { 0x0f, 0xe8 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
473 { UD_T_MODRM, 2, { 0x0f, 0xe9 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
474 { UD_T_MODRM, 2, { 0x0f, 0xea }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
475 { UD_T_MODRM, 2, { 0x0f, 0xeb }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
476 { UD_T_MODRM, 2, { 0x0f, 0xec }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
477 { UD_T_MODRM, 2, { 0x0f, 0xed }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
478 { UD_T_MODRM, 2, { 0x0f, 0xee }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
479 { UD_T_MODRM, 2, { 0x0f, 0xef }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
480 { UD_T_MODRM, 2, { 0x0f, 0xf0 }, UD_F_NOT_RZ_PFX },
481 { UD_T_MODRM, 2, { 0x0f, 0xf1 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
482 { UD_T_MODRM, 2, { 0x0f, 0xf2 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
483 { UD_T_MODRM, 2, { 0x0f, 0xf3 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
484 { UD_T_MODRM, 2, { 0x0f, 0xf4 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
485 { UD_T_MODRM, 2, { 0x0f, 0xf5 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
486 { UD_T_MODRM, 2, { 0x0f, 0xf6 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
487 { UD_T_MODRM, 2, { 0x0f, 0xf7 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
488 { UD_T_MODRM, 2, { 0x0f, 0xf8 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
489 { UD_T_MODRM, 2, { 0x0f, 0xf9 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
490 { UD_T_MODRM, 2, { 0x0f, 0xfa }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
491 { UD_T_MODRM, 2, { 0x0f, 0xfb }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
492 { UD_T_MODRM, 2, { 0x0f, 0xfc }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
493 { UD_T_MODRM, 2, { 0x0f, 0xfd }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX },
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670 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xa6 }, UD_F_NOT_OZ_PFX },
671 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xa7 }, UD_F_NOT_OZ_PFX },
672 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xa8 }, UD_F_NOT_OZ_PFX },
673 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xa9 }, UD_F_NOT_OZ_PFX },
674 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xaa }, UD_F_NOT_OZ_PFX },
675 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xab }, UD_F_NOT_OZ_PFX },
676 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xac }, UD_F_NOT_OZ_PFX },
677 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xad }, UD_F_NOT_OZ_PFX },
678 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xae }, UD_F_NOT_OZ_PFX },
679 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xaf }, UD_F_NOT_OZ_PFX },
680 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xb0 }, UD_F_ANY_PFX },
681 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xb1 }, UD_F_ANY_PFX },
682 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xb2 }, UD_F_ANY_PFX },
683 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xb3 }, UD_F_ANY_PFX },
684 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xb4 }, UD_F_ANY_PFX },
685 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xb5 }, UD_F_ANY_PFX },
686 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xb6 }, UD_F_NOT_OZ_PFX },
687 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xb7 }, UD_F_NOT_OZ_PFX },
688 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xb8 }, UD_F_NOT_OZ_PFX },
689 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xb9 }, UD_F_NOT_OZ_PFX },
690 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xba }, UD_F_NOT_OZ_PFX },
691 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xbb }, UD_F_NOT_OZ_PFX },
692 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xbc }, UD_F_NOT_OZ_PFX },
693 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xbd }, UD_F_NOT_OZ_PFX },
694 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xbe }, UD_F_NOT_OZ_PFX },
695 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xbf }, UD_F_NOT_OZ_PFX },
696 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xc0 }, UD_F_ANY_PFX },
697 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xc1 }, UD_F_ANY_PFX },
698 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xc2 }, UD_F_ANY_PFX },
699 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xc3 }, UD_F_ANY_PFX },
700 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xc4 }, UD_F_ANY_PFX },
701 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xc5 }, UD_F_ANY_PFX },
702 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xc6 }, UD_F_ANY_PFX },
703 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xc7 }, UD_F_ANY_PFX },
704 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xc8 }, UD_F_NOT_NO_PFX },
705 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xc9 }, UD_F_NOT_NO_PFX },
706 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xca }, UD_F_NOT_NO_PFX },
707 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xcb }, UD_F_NOT_NO_PFX },
708 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xcc }, UD_F_NOT_NO_PFX },
709 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xcd }, UD_F_NOT_NO_PFX },
710 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xce }, UD_F_NOT_OZ_PFX },
711 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xcf }, UD_F_NOT_OZ_PFX },
712 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xd0 }, UD_F_ANY_PFX },
713 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xd1 }, UD_F_ANY_PFX },
714 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xd2 }, UD_F_ANY_PFX },
715 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xd3 }, UD_F_ANY_PFX },
716 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xd4 }, UD_F_ANY_PFX },
717 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xd5 }, UD_F_ANY_PFX },
718 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xd6 }, UD_F_ANY_PFX },
719 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xd7 }, UD_F_ANY_PFX },
720 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xd8 }, UD_F_ANY_PFX },
721 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xd9 }, UD_F_ANY_PFX },
722 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xda }, UD_F_ANY_PFX },
723 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xdb }, UD_F_NOT_OZ_PFX },
724 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xdc }, UD_F_NOT_OZ_PFX },
725 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xdd }, UD_F_NOT_OZ_PFX },
726 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xde }, UD_F_NOT_OZ_PFX },
727 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xdf }, UD_F_NOT_OZ_PFX },
728 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xe0 }, UD_F_ANY_PFX },
729 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xe1 }, UD_F_ANY_PFX },
730 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xe2 }, UD_F_ANY_PFX },
731 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xe3 }, UD_F_ANY_PFX },
732 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xe4 }, UD_F_ANY_PFX },
733 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xe5 }, UD_F_ANY_PFX },
734 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xe6 }, UD_F_ANY_PFX },
735 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xe7 }, UD_F_ANY_PFX },
736 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xe8 }, UD_F_ANY_PFX },
737 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xe9 }, UD_F_ANY_PFX },
738 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xea }, UD_F_ANY_PFX },
739 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xeb }, UD_F_ANY_PFX },
740 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xec }, UD_F_ANY_PFX },
741 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xed }, UD_F_ANY_PFX },
742 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xee }, UD_F_ANY_PFX },
743 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xef }, UD_F_ANY_PFX },
744 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xf0 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX | UD_F_NOT_RZ_PFX }, /// @todo crc32 weirdness
745 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xf1 }, UD_F_NOT_NO_PFX | UD_F_NOT_OZ_PFX | UD_F_NOT_RZ_PFX }, /// @todo crc32 weirdness
746 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xf2 }, UD_F_NOT_NO_PFX },
747
748 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xf4 }, UD_F_ANY_PFX },
749 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xf5 }, UD_F_NOT_NO_PFX | UD_F_NOT_RN_PFX | UD_F_NOT_RZ_PFX },
750
751 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xf7 }, UD_F_ANY_PFX },
752 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xf8 }, UD_F_ANY_PFX },
753 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xf9 }, UD_F_ANY_PFX },
754 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xfa }, UD_F_ANY_PFX },
755 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xfb }, UD_F_ANY_PFX },
756 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xfc }, UD_F_ANY_PFX },
757 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xfd }, UD_F_ANY_PFX },
758 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xfe }, UD_F_ANY_PFX },
759 { UD_T_MODRM, 3, { 0x0f, 0x38, 0xff }, UD_F_ANY_PFX },
760
761 /* This is going to be interesting: */
762 { UD_T_MODRM, 5, { 0x66, 0xf2, 0x0f, 0x38, 0xf5 }, UD_F_ANY_PFX },
763 { UD_T_MODRM, 5, { 0x66, 0xf3, 0x0f, 0x38, 0xf5 }, UD_F_ANY_PFX },
764 { UD_T_MODRM, 5, { 0x66, 0xf2, 0x0f, 0x38, 0xf6 }, UD_F_ANY_PFX },
765 //{ UD_T_MODRM, 5, { 0x66, 0xf3, 0x0f, 0x38, 0xf6 }, UD_F_ANY_PFX }, - not this one.
766};
767
768
769void DecodeUdEdgeTest(PCCPUDECODE1UDTST paTests, unsigned cTests)
770{
771 /*
772 * Allocate and initialize a page pair
773 */
774 uint8_t BS3_FAR *pbPages;
775 pbPages = Bs3MemGuardedTestPageAlloc(BS3MEMKIND_FLAT32);
776 if (pbPages)
777 {
778 unsigned iTest;
779 BS3REGCTX Ctx;
780 BS3REGCTX ExpectCtx;
781 BS3TRAPFRAME TrapFrame;
782 uint32_t iStep;
783
784 Bs3MemZero(&Ctx, sizeof(Ctx));
785 Bs3MemZero(&ExpectCtx, sizeof(ExpectCtx));
786 Bs3MemZero(&TrapFrame, sizeof(TrapFrame));
787
788 /* Enable SSE. */
789 ASMSetCR0((ASMGetCR0() & ~(X86_CR0_EM | X86_CR0_TS)) | X86_CR0_MP);
790 ASMSetCR4(ASMGetCR4() | X86_CR4_OSFXSR);
791
792 /* Create a test context. */
793 Bs3RegCtxSaveEx(&Ctx, BS3_MODE_CODE_32, 512);
794 Ctx.rbx.u = (uintptr_t)pbPages;
795 Ctx.rcx.u = (uintptr_t)pbPages;
796 Ctx.rdx.u = (uintptr_t)pbPages;
797 Ctx.rax.u = (uintptr_t)pbPages;
798 Ctx.rbp.u = (uintptr_t)pbPages;
799 Ctx.rsi.u = (uintptr_t)pbPages;
800 Ctx.rdi.u = (uintptr_t)pbPages;
801
802 Bs3MemCpy(&ExpectCtx, &Ctx, sizeof(ExpectCtx));
803 ExpectCtx.rflags.u32 |= X86_EFL_RF;
804
805 /* Loop thru the tests. */
806 iStep = g_usBs3TestStep = 0;
807 for (iTest = 0; iTest < cTests; iTest++)
808 {
809 typedef struct CPUDECODE1UDSEQ
810 {
811 uint8_t cb;
812 uint8_t ab[10];
813 uint8_t fIncompatible;
814 } CPUDECODE1UDSEQ;
815 typedef CPUDECODE1UDSEQ const BS3_FAR *PCCPUDECODE1UDSEQ;
816
817 static CPUDECODE1UDSEQ const s_aPrefixes[] =
818 {
819 { 0, { 0 }, UD_F_NOT_NO_PFX },
820 { 1, { P_OZ }, UD_F_NOT_OZ_PFX },
821 { 1, { P_RN }, UD_F_NOT_RZ_PFX },
822 { 1, { P_RZ }, UD_F_NOT_RN_PFX },
823 { 1, { P_LK }, UD_F_NOT_LK_PFX },
824 { 2, { P_OZ, P_OZ }, UD_F_NOT_OZ_PFX | UD_F_NOT_OZ_PFX },
825 { 2, { P_RN, P_OZ }, UD_F_NOT_RZ_PFX | UD_F_NOT_OZ_PFX },
826 { 2, { P_RZ, P_OZ }, UD_F_NOT_RN_PFX | UD_F_NOT_OZ_PFX },
827 { 2, { P_LK, P_OZ }, UD_F_NOT_LK_PFX | UD_F_NOT_OZ_PFX },
828 { 2, { P_OZ, P_RN }, UD_F_NOT_OZ_PFX | UD_F_NOT_RZ_PFX },
829 { 2, { P_RN, P_RN }, UD_F_NOT_RZ_PFX | UD_F_NOT_RZ_PFX },
830 { 2, { P_RZ, P_RN }, UD_F_NOT_RN_PFX | UD_F_NOT_RZ_PFX },
831 { 2, { P_LK, P_RN }, UD_F_NOT_LK_PFX | UD_F_NOT_RZ_PFX },
832 { 2, { P_OZ, P_RZ }, UD_F_NOT_OZ_PFX | UD_F_NOT_RN_PFX },
833 { 2, { P_RN, P_RZ }, UD_F_NOT_RZ_PFX | UD_F_NOT_RN_PFX },
834 { 2, { P_RZ, P_RZ }, UD_F_NOT_RN_PFX | UD_F_NOT_RN_PFX },
835 { 2, { P_LK, P_RZ }, UD_F_NOT_LK_PFX | UD_F_NOT_RN_PFX },
836 { 2, { P_OZ, P_LK }, UD_F_NOT_OZ_PFX | UD_F_NOT_LK_PFX },
837 { 2, { P_RN, P_LK }, UD_F_NOT_RZ_PFX | UD_F_NOT_LK_PFX },
838 { 2, { P_RZ, P_LK }, UD_F_NOT_RN_PFX | UD_F_NOT_LK_PFX },
839 { 2, { P_LK, P_LK }, UD_F_NOT_LK_PFX | UD_F_NOT_LK_PFX },
840 };
841
842 static CPUDECODE1UDSEQ const s_aExact[] = { { 0, { 0 }, 0 } };
843 static CPUDECODE1UDSEQ const s_aModRm[] =
844 {
845 { 1, { RM_EAX_EAX, }, 0 },
846 /* Mem forms (hardcoded indexed later): */
847 { 2, { RM_EAX_DEREF_EBX_DISP8, 0 }, 0 },
848 { 5, { RM_EAX_DEREF_EBX_DISP32, 0, 0, 0, 0 }, 0 },
849 { 2, { RM_EAX_SIB, SIB_EBX_X1_NONE, }, 0 },
850 { 3, { RM_EAX_SIB_DISP8, SIB_EBX_X1_NONE, 0 }, 0 },
851 { 6, { RM_EAX_SIB_DISP32, SIB_EBX_X1_NONE, 0, 0, 0, 0 }, 0 },
852 };
853 static CPUDECODE1UDSEQ const s_aModRmImm8[] =
854 {
855 { 1 + 1, { RM_EAX_EAX, 0x11 }, 0 },
856 /* Mem forms (hardcoded indexed later): */
857 { 2 + 1, { RM_EAX_DEREF_EBX_DISP8, 0, 0x11 }, 0 },
858 { 5 + 1, { RM_EAX_DEREF_EBX_DISP32, 0, 0, 0, 0, 0x11 }, 0 },
859 { 2 + 1, { RM_EAX_SIB, SIB_EBX_X1_NONE, 0x11 }, 0 },
860 { 3 + 1, { RM_EAX_SIB_DISP8, SIB_EBX_X1_NONE, 0, 0x11 }, 0 },
861 { 6 + 1, { RM_EAX_SIB_DISP32, SIB_EBX_X1_NONE, 0, 0, 0, 0, 0x11 }, 0 },
862 };
863 static CPUDECODE1UDSEQ const s_aModRmRRx[] =
864 {
865 { 1, { RM_EAX_EAX, }, 0 },
866 { 1, { RM_ECX_EAX, }, 0 },
867 { 1, { RM_EDX_EAX, }, 0 },
868 { 1, { RM_EBX_EAX, }, 0 },
869 { 1, { RM_ESP_EAX, }, 0 },
870 { 1, { RM_EBP_EAX, }, 0 },
871 { 1, { RM_ESI_EAX, }, 0 },
872 { 1, { RM_EDI_EAX, }, 0 },
873 };
874 static CPUDECODE1UDSEQ const s_aModRmRRxImm8[] =
875 {
876 { 2, { RM_EAX_EAX, 0x11 }, 0 },
877 { 2, { RM_ECX_EAX, 0x11 }, 0 },
878 { 2, { RM_EDX_EAX, 0x11 }, 0 },
879 { 2, { RM_EBX_EAX, 0x11 }, 0 },
880 { 2, { RM_ESP_EAX, 0x11 }, 0 },
881 { 2, { RM_EBP_EAX, 0x11 }, 0 },
882 { 2, { RM_ESI_EAX, 0x11 }, 0 },
883 { 2, { RM_EDI_EAX, 0x11 }, 0 },
884 };
885 unsigned iPrefix;
886 unsigned cSuffixes;
887 PCCPUDECODE1UDSEQ paSuffixes;
888 unsigned const cSubTabEntries = paTests[iTest].fFlags & UD_F_3BYTE_ESC ? 256 : 1;
889 unsigned cImmEntries = 1;
890
891 /*
892 * Skip if implemented.
893 */
894
895 /*
896 * Produce a number of opcode sequences by varying the prefixes and
897 * ModR/M parts. Each opcode sequence is then treated to the edge test.
898 */
899 switch (paTests[iTest].enmType)
900 {
901 case UD_T_EXACT:
902 cSuffixes = RT_ELEMENTS(s_aExact);
903 paSuffixes = s_aExact;
904 break;
905 case UD_T_MODRM:
906 cSuffixes = RT_ELEMENTS(s_aModRm);
907 paSuffixes = s_aModRm;
908 break;
909 case UD_T_MODRM_I8:
910 cSuffixes = RT_ELEMENTS(s_aModRmImm8);
911 paSuffixes = s_aModRmImm8;
912 cImmEntries = 256;
913 break;
914 case UD_T_MODRM_M:
915 cSuffixes = RT_ELEMENTS(s_aModRm) - 1;
916 paSuffixes = &s_aModRm[1];
917 break;
918 case UD_T_MODRM_M_I8:
919 cSuffixes = RT_ELEMENTS(s_aModRmImm8) - 1;
920 paSuffixes = &s_aModRmImm8[1];
921 break;
922 case UD_T_MODRM_RR0:
923 case UD_T_MODRM_RR1:
924 case UD_T_MODRM_RR2:
925 case UD_T_MODRM_RR3:
926 case UD_T_MODRM_RR4:
927 case UD_T_MODRM_RR5:
928 case UD_T_MODRM_RR6:
929 case UD_T_MODRM_RR7:
930 cSuffixes = 1;
931 paSuffixes = &s_aModRmRRx[paTests[iTest].enmType - UD_T_MODRM_RR0];
932 break;
933 case UD_T_MODRM_RR0_I8:
934 case UD_T_MODRM_RR1_I8:
935 case UD_T_MODRM_RR2_I8:
936 case UD_T_MODRM_RR3_I8:
937 case UD_T_MODRM_RR4_I8:
938 case UD_T_MODRM_RR5_I8:
939 case UD_T_MODRM_RR6_I8:
940 case UD_T_MODRM_RR7_I8:
941 cSuffixes = 1;
942 paSuffixes = &s_aModRmRRxImm8[paTests[iTest].enmType - UD_T_MODRM_RR0_I8];
943 break;
944 default:
945 Bs3TestPrintf("#%u: enmType=%d\n", paTests[iTest].enmType);
946 continue;
947 }
948
949 for (iPrefix = 0; iPrefix < RT_ELEMENTS(s_aPrefixes); iPrefix++)
950 if (!(s_aPrefixes[iPrefix].fIncompatible & paTests[iTest].fFlags))
951 {
952 unsigned iSubTab;
953 unsigned cbOpcodesLead;
954 uint8_t abOpcodes[32];
955
956 Bs3MemCpy(&abOpcodes[0], &s_aPrefixes[iPrefix].ab[0], s_aPrefixes[iPrefix].cb);
957 cbOpcodesLead = s_aPrefixes[iPrefix].cb;
958 Bs3MemCpy(&abOpcodes[cbOpcodesLead], &paTests[iTest].abOpcodes[0], paTests[iTest].cbOpcodes);
959 cbOpcodesLead += paTests[iTest].cbOpcodes;
960
961 for (iSubTab = 0; iSubTab < cSubTabEntries; iSubTab++)
962 {
963 unsigned iSuffix;
964
965 if (cSubTabEntries > 1)
966 abOpcodes[cbOpcodesLead - 1] = iSubTab;
967
968 for (iSuffix = 0; iSuffix < cSuffixes; iSuffix++)
969 if (!(paSuffixes[iSuffix].fIncompatible & paTests[iTest].fFlags))
970 {
971 unsigned const cbOpcodes = cbOpcodesLead + paSuffixes[iSuffix].cb;
972 unsigned cbOpcodesMin = 1;
973 unsigned iImm;
974 Bs3MemCpy(&abOpcodes[cbOpcodesLead], paSuffixes[iSuffix].ab, paSuffixes[iSuffix].cb);
975
976 for (iImm = 0; iImm < cImmEntries; iImm++)
977 {
978 unsigned cb;
979
980 if (cImmEntries > 1)
981 abOpcodes[cbOpcodes - 1] = iImm;
982
983 /*
984 * Do the edge thing.
985 */
986 cb = cbOpcodes;
987 while (cb >= cbOpcodesMin)
988 {
989 uint8_t BS3_FAR *pbRip = &pbPages[X86_PAGE_SIZE - cb];
990 uint8_t bXcptExpected;
991
992 Bs3RegCtxSetRipCsFromFlat(&Ctx, (uintptr_t)pbRip);
993 ExpectCtx.rip = Ctx.rip;
994 ExpectCtx.cs = Ctx.cs;
995 if (cb >= cbOpcodes)
996 {
997 ExpectCtx.cr2 = Ctx.cr2;
998 bXcptExpected = X86_XCPT_UD;
999 }
1000 else
1001 {
1002 ExpectCtx.cr2.u = (uintptr_t)&pbPages[X86_PAGE_SIZE];
1003 bXcptExpected = X86_XCPT_PF;
1004 }
1005
1006 Bs3MemCpy(pbRip, &abOpcodes[0], cb);
1007 Bs3TrapSetJmpAndRestore(&Ctx, &TrapFrame);
1008#if 0
1009 Bs3TestPrintf("iTest=%d iPrefix=%d (%d/%#x) iSubTab=%d iSuffix=%d (%d/%#x) iImm=%d cb=%d cbOp=%d: %.*Rhxs\n",
1010 iTest, iPrefix, s_aPrefixes[iPrefix].cb, s_aPrefixes[iPrefix].fIncompatible,
1011 iSubTab, iSuffix, paSuffixes[iSuffix].cb, paSuffixes[iSuffix].fIncompatible, iImm,
1012 cb, cbOpcodes,
1013 cbOpcodes, abOpcodes);
1014#endif
1015
1016 if ( !Bs3TestCheckRegCtxEx(&TrapFrame.Ctx, &ExpectCtx, 0 /*cbPcAdjust*/,
1017 0 /*cbSpAdjust*/, 0 /*fExtraEfl*/, "mode", 0)
1018 || TrapFrame.bXcpt != bXcptExpected)
1019 {
1020 Bs3TestFailedF("iTest=%d iPrefix=%d (%d/%#x) iSubTab=%u iSuffix=%d (%d/%#x) cb=%d cbOp=%d: %.*Rhxs\n",
1021 iTest, iPrefix, s_aPrefixes[iPrefix].cb, s_aPrefixes[iPrefix].fIncompatible,
1022 iSubTab, iSuffix, paSuffixes[iSuffix].cb, paSuffixes[iSuffix].fIncompatible,
1023 cb, cbOpcodes,
1024 cbOpcodes, abOpcodes);
1025 if (TrapFrame.bXcpt != bXcptExpected)
1026 Bs3TestFailedF("Expected bXcpt=%#x got %#x\n", bXcptExpected, TrapFrame.bXcpt);
1027 Bs3TrapPrintFrame(&TrapFrame);
1028 Bs3Shutdown();
1029 }
1030
1031 /* next */
1032 g_usBs3TestStep++;
1033 iStep++;
1034 cb--;
1035 }
1036
1037 /* For iImm > 0 only test cb == cbOpcode since the byte isn't included when cb < cbOpcode. */
1038 cbOpcodesMin = cbOpcodes;
1039 }
1040 }
1041 }
1042 }
1043 }
1044 Bs3TestPrintf("%RI32 (%#RX32) test steps\n", iStep, iStep);
1045
1046 Bs3MemGuardedTestPageFree(pbPages);
1047 }
1048 else
1049 Bs3TestFailed("Failed to allocate two pages!\n");
1050}
1051
1052
1053/**
1054 * Checks various prefix encodings with the MOVBE and CRC32 instructions to try
1055 * figure out how they are decoded.
1056 *
1057 * The issue here is that both MOVBE and CRC32 are sensitive to the operand size
1058 * prefix, which helps us identify whether the F2h and F3h prefixes takes
1059 * precedence over 66h in this case. (As it turned out they do and it order
1060 * doesn't matter.)
1061 */
1062static void DecodeMovbeVsCrc32(void)
1063{
1064 uint8_t BS3_FAR *pbPages;
1065
1066 /* Check that the instructions are supported. */
1067 if ( !(g_uBs3CpuDetected & BS3CPU_F_CPUID)
1068 || (ASMCpuId_ECX(1) & (X86_CPUID_FEATURE_ECX_MOVBE | X86_CPUID_FEATURE_ECX_SSE4_2))
1069 != (X86_CPUID_FEATURE_ECX_MOVBE | X86_CPUID_FEATURE_ECX_SSE4_2) )
1070 {
1071 Bs3TestSkipped("not supported");
1072 return;
1073 }
1074
1075 /* Setup a guarded page. */
1076 pbPages = Bs3MemGuardedTestPageAlloc(BS3MEMKIND_FLAT32);
1077 if (pbPages)
1078 {
1079 unsigned iTest;
1080 BS3REGCTX Ctx;
1081 BS3TRAPFRAME TrapFrame;
1082 BS3REGCTX ExpectCtxMovbe_m32_eax; /* 0f 38 f1 /r */
1083 BS3REGCTX ExpectCtxMovbe_m16_ax; /* 66 0f 38 f1 /r */
1084 BS3REGCTX ExpectCtxCrc32_eax_m32; /* f2 0f 38 f1 /r */
1085 BS3REGCTX ExpectCtxCrc32_eax_m16; /* 66 f2 0f 38 f1 /r */
1086 BS3REGCTX ExpectCtxUd;
1087 PBS3REGCTX apExpectCtxs[5];
1088 static const struct
1089 {
1090 uint32_t u32Stored;
1091 uint8_t iExpectCtx;
1092 uint8_t bXcpt;
1093 uint8_t cbOpcodes;
1094 uint8_t abOpcodes[18];
1095 } s_aTests[] =
1096 {
1097#define BECRC_EAX UINT32_C(0x11223344)
1098#define BECRC_MEM_ORG UINT32_C(0x55667788)
1099#define BECRC_MEM_BE16 UINT32_C(0x55664433)
1100#define BECRC_MEM_BE32 UINT32_C(0x44332211)
1101
1102 /* base forms. */
1103 { BECRC_MEM_BE32, 0, X86_XCPT_PF, 4, { 0x0f, 0x38, 0xf1, RM_EAX_DEREF_EBX } },
1104 { BECRC_MEM_BE16, 1, X86_XCPT_PF, 5, { P_OZ, 0x0f, 0x38, 0xf1, RM_EAX_DEREF_EBX } },
1105 { BECRC_MEM_ORG, 2, X86_XCPT_PF, 5, { P_RN, 0x0f, 0x38, 0xf1, RM_EAX_DEREF_EBX } },
1106 { BECRC_MEM_ORG, 3, X86_XCPT_PF, 6, { P_OZ, P_RN, 0x0f, 0x38, 0xf1, RM_EAX_DEREF_EBX } },
1107 { BECRC_MEM_ORG, 4, X86_XCPT_UD, 5, { P_RZ, 0x0f, 0x38, 0xf1, RM_EAX_DEREF_EBX } }, /* undefined F3 (P_RZ) */
1108 { BECRC_MEM_ORG, 4, X86_XCPT_UD, 6, { P_OZ, P_RZ, 0x0f, 0x38, 0xf1, RM_EAX_DEREF_EBX } }, /* undefined F3 (P_RZ) */
1109
1110 /* CRC32 eax, [word ebx]: Simple variations showing it doesn't matter where the prefixes are placed. */
1111 { BECRC_MEM_ORG, 3, X86_XCPT_PF, 6, { P_RN, P_OZ, 0x0f, 0x38, 0xf1, RM_EAX_DEREF_EBX } },
1112 { BECRC_MEM_ORG, 3, X86_XCPT_PF, 7, { P_RN, P_OZ, P_ES, 0x0f, 0x38, 0xf1, RM_EAX_DEREF_EBX } },
1113 { BECRC_MEM_ORG, 3, X86_XCPT_PF, 8, { P_RN, P_SS, P_OZ, P_ES, 0x0f, 0x38, 0xf1, RM_EAX_DEREF_EBX } },
1114 { BECRC_MEM_ORG, 3, X86_XCPT_PF, 8, { P_RN, P_SS, P_ES, P_OZ, 0x0f, 0x38, 0xf1, RM_EAX_DEREF_EBX } },
1115 { BECRC_MEM_ORG, 3, X86_XCPT_PF, 8, { P_SS, P_RN, P_ES, P_OZ, 0x0f, 0x38, 0xf1, RM_EAX_DEREF_EBX } },
1116 { BECRC_MEM_ORG, 3, X86_XCPT_PF, 8, { P_SS, P_ES, P_RN, P_OZ, 0x0f, 0x38, 0xf1, RM_EAX_DEREF_EBX } },
1117 { BECRC_MEM_ORG, 3, X86_XCPT_PF, 8, { P_SS, P_ES, P_OZ, P_RN, 0x0f, 0x38, 0xf1, RM_EAX_DEREF_EBX } },
1118 { BECRC_MEM_ORG, 3, X86_XCPT_PF, 8, { P_SS, P_OZ, P_ES, P_RN, 0x0f, 0x38, 0xf1, RM_EAX_DEREF_EBX } },
1119 { BECRC_MEM_ORG, 3, X86_XCPT_PF, 8, { P_OZ, P_SS, P_ES, P_RN, 0x0f, 0x38, 0xf1, RM_EAX_DEREF_EBX } },
1120
1121 /* CRC32 eax, [word ebx]: Throw the F3h prefix into the mix. The last of F3 and F2 wins on skylake+jaguar. */
1122 { BECRC_MEM_ORG, 3, X86_XCPT_PF, 7, { P_RZ, P_OZ, P_RN, 0x0f, 0x38, 0xf1, RM_EAX_DEREF_EBX } },
1123 { BECRC_MEM_ORG, 3, X86_XCPT_PF, 7, { P_OZ, P_RZ, P_RN, 0x0f, 0x38, 0xf1, RM_EAX_DEREF_EBX } },
1124 { BECRC_MEM_ORG, 4, X86_XCPT_UD, 7, { P_OZ, P_RN, P_RZ, 0x0f, 0x38, 0xf1, RM_EAX_DEREF_EBX } },
1125 { BECRC_MEM_ORG, 3, X86_XCPT_PF, 8, { P_OZ, P_RN, P_RZ, P_RN, 0x0f, 0x38, 0xf1, RM_EAX_DEREF_EBX } },
1126 { BECRC_MEM_ORG, 3, X86_XCPT_PF, 8, { P_RN, P_RZ, P_OZ, P_RN, 0x0f, 0x38, 0xf1, RM_EAX_DEREF_EBX } },
1127 { BECRC_MEM_ORG, 3, X86_XCPT_PF, 8, { P_RN, P_RZ, P_RN, P_OZ, 0x0f, 0x38, 0xf1, RM_EAX_DEREF_EBX } },
1128
1129 { BECRC_MEM_ORG, 4, X86_XCPT_UD, 7, { P_OZ, P_RN, P_RZ, 0x0f, 0x38, 0xf1, RM_EAX_DEREF_EBX } },
1130 };
1131
1132 apExpectCtxs[0] = &ExpectCtxMovbe_m32_eax;
1133 apExpectCtxs[1] = &ExpectCtxMovbe_m16_ax;
1134 apExpectCtxs[2] = &ExpectCtxCrc32_eax_m32;
1135 apExpectCtxs[3] = &ExpectCtxCrc32_eax_m16;
1136 apExpectCtxs[4] = &ExpectCtxUd;
1137
1138 Bs3MemZero(&Ctx, sizeof(Ctx));
1139 Bs3MemZero(&ExpectCtxMovbe_m32_eax, sizeof(ExpectCtxMovbe_m32_eax));
1140 Bs3MemZero(&ExpectCtxMovbe_m16_ax, sizeof(ExpectCtxMovbe_m16_ax));
1141 Bs3MemZero(&ExpectCtxCrc32_eax_m32, sizeof(ExpectCtxCrc32_eax_m32));
1142 Bs3MemZero(&ExpectCtxCrc32_eax_m16, sizeof(ExpectCtxCrc32_eax_m16));
1143 Bs3MemZero(&ExpectCtxUd, sizeof(ExpectCtxUd));
1144 Bs3MemZero(&TrapFrame, sizeof(TrapFrame));
1145
1146 /* Create a test context. */
1147 Bs3RegCtxSaveEx(&Ctx, BS3_MODE_CODE_32, 512);
1148 Ctx.rax.u = BECRC_EAX;
1149 Ctx.rbx.u = (uintptr_t)pbPages;
1150
1151 /* Create expected result contexts. */
1152 Bs3MemCpy(&ExpectCtxMovbe_m32_eax, &Ctx, sizeof(ExpectCtxMovbe_m32_eax));
1153 ExpectCtxMovbe_m32_eax.rflags.u32 |= X86_EFL_RF;
1154 ExpectCtxMovbe_m32_eax.rip.u = (uintptr_t)&pbPages[X86_PAGE_SIZE];
1155 ExpectCtxMovbe_m32_eax.cr2.u = (uintptr_t)&pbPages[X86_PAGE_SIZE];
1156
1157 Bs3MemCpy(&ExpectCtxMovbe_m16_ax, &ExpectCtxMovbe_m32_eax, sizeof(ExpectCtxMovbe_m16_ax));
1158
1159 Bs3MemCpy(&ExpectCtxCrc32_eax_m32, &Ctx, sizeof(ExpectCtxCrc32_eax_m32));
1160 ExpectCtxCrc32_eax_m32.rflags.u32 |= X86_EFL_RF;
1161 ExpectCtxCrc32_eax_m32.rip.u = (uintptr_t)&pbPages[X86_PAGE_SIZE];
1162 ExpectCtxCrc32_eax_m32.cr2.u = (uintptr_t)&pbPages[X86_PAGE_SIZE];
1163 ExpectCtxCrc32_eax_m32.rax.u32 = 0x1aa7cd75;
1164 Bs3MemCpy(&ExpectCtxCrc32_eax_m16, &ExpectCtxCrc32_eax_m32, sizeof(ExpectCtxCrc32_eax_m16));
1165 ExpectCtxCrc32_eax_m16.rax.u32 = 0x51ab0518;
1166
1167 Bs3MemCpy(&ExpectCtxUd, &Ctx, sizeof(ExpectCtxUd));
1168 ExpectCtxUd.rflags.u32 |= X86_EFL_RF;
1169
1170 /* Loop thru the tests. */
1171 g_usBs3TestStep = 0;
1172 for (iTest = 0; iTest < RT_ELEMENTS(s_aTests); iTest++)
1173 {
1174 unsigned const cbOpcodes = s_aTests[iTest].cbOpcodes;
1175 uint8_t BS3_FAR *pbRip = &pbPages[X86_PAGE_SIZE - cbOpcodes];
1176
1177 Bs3MemCpy(pbRip, s_aTests[iTest].abOpcodes, cbOpcodes);
1178 Bs3RegCtxSetRipCsFromFlat(&Ctx, (uintptr_t)pbRip);
1179 *(uint32_t *)pbPages = BECRC_MEM_ORG;
1180
1181#if 0
1182 Bs3TestPrintf("iTest=%d pbRip=%p cbOpcodes=%d: %.*Rhxs\n",
1183 iTest, pbRip, cbOpcodes, cbOpcodes, s_aTests[iTest].abOpcodes);
1184 //Bs3RegCtxPrint(&Ctx);
1185#endif
1186 Bs3TrapSetJmpAndRestore(&Ctx, &TrapFrame);
1187 if (s_aTests[iTest].bXcpt == X86_XCPT_UD)
1188 ExpectCtxUd.rip = Ctx.rip;
1189 if ( !Bs3TestCheckRegCtxEx(&TrapFrame.Ctx, apExpectCtxs[s_aTests[iTest].iExpectCtx],
1190 0 /*cbPcAdjust*/, 0 /*cbSpAdjust*/, 0 /*fExtraEfl*/, "mode", iTest)
1191 || TrapFrame.bXcpt != s_aTests[iTest].bXcpt
1192 || *(uint32_t *)pbPages != s_aTests[iTest].u32Stored)
1193 {
1194 Bs3TestFailedF("iTest=%d cbOpcodes=%d: %.*Rhxs\n", iTest, cbOpcodes, cbOpcodes, s_aTests[iTest].abOpcodes);
1195 if (TrapFrame.bXcpt != s_aTests[iTest].bXcpt)
1196 Bs3TestFailedF("Expected bXcpt=%#x, got %#x\n", s_aTests[iTest].bXcpt, TrapFrame.bXcpt);
1197 if (*(uint32_t *)pbPages != s_aTests[iTest].u32Stored)
1198 Bs3TestFailedF("Expected %#RX32 stored at %p, found: %RX32\n",
1199 s_aTests[iTest].u32Stored, pbPages, *(uint32_t *)pbPages);
1200 }
1201 }
1202
1203 Bs3MemGuardedTestPageFree(pbPages);
1204 }
1205 else
1206 Bs3TestFailed("Failed to allocate two pages!\n");
1207}
1208
1209
1210
1211/**
1212 * Checks various prefix encodings with the CMPPS, CMPPD, CMPSS and CMPSD
1213 * instructions to try figure out how they are decoded.
1214 *
1215 * The important thing to check here is that unlike CRC32/MOVBE the operand size
1216 * prefix (66h) is ignored when the F2h and F3h prefixes are used. We also
1217 * check that the prefix ordering is irrelevant and that the last one of F2h and
1218 * F3h wins.
1219 */
1220static void DecodeCmppsCmppdCmpssCmpsd(void)
1221{
1222 uint8_t BS3_FAR *pbPages;
1223
1224 /* Check that the instructions are supported. */
1225 if ( !(g_uBs3CpuDetected & BS3CPU_F_CPUID)
1226 || (ASMCpuId_EDX(1) & (X86_CPUID_FEATURE_EDX_SSE | X86_CPUID_FEATURE_EDX_SSE2))
1227 != (X86_CPUID_FEATURE_EDX_SSE | X86_CPUID_FEATURE_EDX_SSE2) )
1228 {
1229 Bs3TestSkipped("SSE and/or SSE2 are not supported");
1230 return;
1231 }
1232
1233 /* Setup a guarded page. */
1234 pbPages = Bs3MemGuardedTestPageAlloc(BS3MEMKIND_FLAT32);
1235 if (pbPages)
1236 {
1237 unsigned iTest;
1238 BS3REGCTX Ctx;
1239 BS3TRAPFRAME TrapFrame;
1240 BS3REGCTX ExpectCtxPf;
1241 BS3REGCTX ExpectCtxUd;
1242 static const struct
1243 {
1244 RTUINT128U Xmm0Expect;
1245 uint8_t bXcpt;
1246 uint8_t cbOpcodes;
1247 uint8_t abOpcodes[18];
1248 } s_aTests[] =
1249 {
1250#define BECRC_IN_XMM1 RTUINT128_INIT_C(0x76547654bbaa9988, 0x7766554433221100)
1251#define BECRC_IN_XMM0 RTUINT128_INIT_C(0x765476549988bbaa, 0x7766554400112233)
1252#define BECRC_OUT_PS RTUINT128_INIT_C(0xffffffff00000000, 0xffffffff00000000) /* No prefix. */
1253#define BECRC_OUT_PD RTUINT128_INIT_C(0x0000000000000000, 0x0000000000000000) /* P_OZ (66h) */
1254#define BECRC_OUT_SS RTUINT128_INIT_C(0x765476549988bbaa, 0x7766554400000000) /* P_RZ (f3h) */
1255#define BECRC_OUT_SD RTUINT128_INIT_C(0x765476549988bbaa, 0x0000000000000000) /* P_RN (f2h) */
1256
1257 /* We use imm8=0 which checks for equality, with the subvalue result being all
1258 F's if equal and all zeros if not equal. The input values are choosen such
1259 that the 4 variants produces different results in xmm0. */
1260 /* CMPPS xmm0, xmm1, 0: 0f c2 /r ib ; Compares four 32-bit subvalues. */
1261 /* CMPPD xmm0, xmm1, 0: 66 0f c2 /r ib ; Compares two 64-bit subvalues. */
1262 /* CMPSS xmm0, xmm1, 0: f3 0f c2 /r ib ; Compares two 32-bit subvalues, top 64-bit remains unchanged. */
1263 /* CMPSD xmm0, xmm1, 0: f2 0f c2 /r ib ; Compares one 64-bit subvalue, top 64-bit remains unchanged. */
1264
1265 /* base forms. */
1266 { BECRC_OUT_PS, X86_XCPT_PF, 4, { 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1267 { BECRC_OUT_PD, X86_XCPT_PF, 5, { P_OZ, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1268 { BECRC_OUT_SS, X86_XCPT_PF, 5, { P_RZ, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1269 { BECRC_OUT_SD, X86_XCPT_PF, 5, { P_RN, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1270
1271 /* Skylake+jaguar ignores the 66h prefix with both f3h (P_RZ) and f2h (P_RN). */
1272 { BECRC_OUT_SS, X86_XCPT_PF, 6, { P_OZ, P_RZ, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1273 { BECRC_OUT_SS, X86_XCPT_PF, 6, { P_RZ, P_OZ, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1274 { BECRC_OUT_SD, X86_XCPT_PF, 6, { P_OZ, P_RN, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1275 { BECRC_OUT_SD, X86_XCPT_PF, 6, { P_RN, P_OZ, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1276
1277 /* Throw in segment prefixes and address size prefixes. */
1278 { BECRC_OUT_PS, X86_XCPT_PF, 5, { P_ES, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1279 { BECRC_OUT_PS, X86_XCPT_PF, 6, { P_ES, P_SS, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1280 { BECRC_OUT_PS, X86_XCPT_PF, 5, { P_AZ, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1281 { BECRC_OUT_PS, X86_XCPT_PF, 6, { P_AZ, P_CS, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1282
1283 { BECRC_OUT_PD, X86_XCPT_PF, 6, { P_ES, P_OZ, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1284 { BECRC_OUT_PD, X86_XCPT_PF, 6, { P_OZ, P_ES, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1285 { BECRC_OUT_PD, X86_XCPT_PF, 7, { P_ES, P_SS, P_OZ, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1286 { BECRC_OUT_PD, X86_XCPT_PF, 7, { P_ES, P_OZ, P_SS, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1287 { BECRC_OUT_PD, X86_XCPT_PF, 7, { P_OZ, P_ES, P_SS, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1288 { BECRC_OUT_PD, X86_XCPT_PF, 6, { P_AZ, P_OZ, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1289 { BECRC_OUT_PD, X86_XCPT_PF, 6, { P_OZ, P_AZ, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1290 { BECRC_OUT_PD, X86_XCPT_PF, 7, { P_AZ, P_CS, P_OZ, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1291 { BECRC_OUT_PD, X86_XCPT_PF, 7, { P_AZ, P_OZ, P_CS, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1292 { BECRC_OUT_PD, X86_XCPT_PF, 7, { P_OZ, P_AZ, P_CS, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1293
1294 { BECRC_OUT_SS, X86_XCPT_PF, 6, { P_ES, P_RZ, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1295 { BECRC_OUT_SS, X86_XCPT_PF, 6, { P_RZ, P_ES, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1296 { BECRC_OUT_SS, X86_XCPT_PF, 7, { P_ES, P_SS, P_RZ, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1297 { BECRC_OUT_SS, X86_XCPT_PF, 7, { P_ES, P_RZ, P_SS, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1298 { BECRC_OUT_SS, X86_XCPT_PF, 7, { P_RZ, P_ES, P_SS, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1299 { BECRC_OUT_SS, X86_XCPT_PF, 6, { P_AZ, P_RZ, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1300 { BECRC_OUT_SS, X86_XCPT_PF, 6, { P_RZ, P_AZ, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1301 { BECRC_OUT_SS, X86_XCPT_PF, 7, { P_AZ, P_CS, P_RZ, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1302 { BECRC_OUT_SS, X86_XCPT_PF, 7, { P_AZ, P_RZ, P_CS, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1303 { BECRC_OUT_SS, X86_XCPT_PF, 7, { P_RZ, P_AZ, P_CS, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1304 { BECRC_OUT_SS, X86_XCPT_PF, 8, { P_OZ, P_RZ, P_AZ, P_CS, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1305 { BECRC_OUT_SS, X86_XCPT_PF, 8, { P_RZ, P_OZ, P_AZ, P_CS, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1306 { BECRC_OUT_SS, X86_XCPT_PF, 8, { P_RZ, P_AZ, P_OZ, P_CS, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1307 { BECRC_OUT_SS, X86_XCPT_PF, 8, { P_RZ, P_AZ, P_CS, P_OZ, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1308
1309 { BECRC_OUT_SD, X86_XCPT_PF, 6, { P_ES, P_RN, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1310 { BECRC_OUT_SD, X86_XCPT_PF, 6, { P_RN, P_ES, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1311 { BECRC_OUT_SD, X86_XCPT_PF, 7, { P_ES, P_SS, P_RN, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1312 { BECRC_OUT_SD, X86_XCPT_PF, 7, { P_ES, P_RN, P_SS, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1313 { BECRC_OUT_SD, X86_XCPT_PF, 7, { P_RN, P_ES, P_SS, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1314 { BECRC_OUT_SD, X86_XCPT_PF, 6, { P_AZ, P_RN, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1315 { BECRC_OUT_SD, X86_XCPT_PF, 6, { P_RN, P_AZ, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1316 { BECRC_OUT_SD, X86_XCPT_PF, 7, { P_AZ, P_CS, P_RN, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1317 { BECRC_OUT_SD, X86_XCPT_PF, 7, { P_AZ, P_RN, P_CS, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1318 { BECRC_OUT_SD, X86_XCPT_PF, 7, { P_RN, P_AZ, P_CS, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1319 { BECRC_OUT_SD, X86_XCPT_PF, 8, { P_OZ, P_RN, P_AZ, P_CS, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1320 { BECRC_OUT_SD, X86_XCPT_PF, 8, { P_RN, P_OZ, P_AZ, P_CS, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1321 { BECRC_OUT_SD, X86_XCPT_PF, 8, { P_RN, P_AZ, P_OZ, P_CS, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1322 { BECRC_OUT_SD, X86_XCPT_PF, 8, { P_RN, P_AZ, P_CS, P_OZ, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1323
1324 /* Pit f2h against f3h, on skylake+jaguar the last prefix wins. */
1325 { BECRC_OUT_SS, X86_XCPT_PF, 6, { P_RN, P_RZ, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1326 { BECRC_OUT_SS, X86_XCPT_PF, 7, { P_RN, P_RN, P_RZ, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1327 { BECRC_OUT_SS, X86_XCPT_PF, 7, { P_RZ, P_RN, P_RZ, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1328 { BECRC_OUT_SS, X86_XCPT_PF, 7, { P_RN, P_RZ, P_RZ, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1329 { BECRC_OUT_SS, X86_XCPT_PF, 8, { P_RN, P_RN, P_RN, P_RZ, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1330 { BECRC_OUT_SS, X86_XCPT_PF, 8, { P_RN, P_RN, P_RZ, P_RZ, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1331 { BECRC_OUT_SS, X86_XCPT_PF, 8, { P_RN, P_RZ, P_RN, P_RZ, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1332 { BECRC_OUT_SS, X86_XCPT_PF, 8, { P_RZ, P_RN, P_RN, P_RZ, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1333 { BECRC_OUT_SS, X86_XCPT_PF, 8, { P_RZ, P_RZ, P_RN, P_RZ, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1334 { BECRC_OUT_SS, X86_XCPT_PF, 8, { P_RN, P_RZ, P_RZ, P_RZ, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1335
1336 { BECRC_OUT_SD, X86_XCPT_PF, 6, { P_RZ, P_RN, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1337 { BECRC_OUT_SD, X86_XCPT_PF, 7, { P_RZ, P_RZ, P_RN, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1338 { BECRC_OUT_SD, X86_XCPT_PF, 7, { P_RN, P_RZ, P_RN, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1339 { BECRC_OUT_SD, X86_XCPT_PF, 7, { P_RZ, P_RN, P_RN, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1340 { BECRC_OUT_SD, X86_XCPT_PF, 8, { P_RZ, P_RZ, P_RZ, P_RN, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1341 { BECRC_OUT_SD, X86_XCPT_PF, 8, { P_RZ, P_RZ, P_RN, P_RN, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1342 { BECRC_OUT_SD, X86_XCPT_PF, 8, { P_RZ, P_RN, P_RZ, P_RN, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1343 { BECRC_OUT_SD, X86_XCPT_PF, 8, { P_RN, P_RZ, P_RZ, P_RN, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1344 { BECRC_OUT_SD, X86_XCPT_PF, 8, { P_RN, P_RN, P_RZ, P_RN, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1345 { BECRC_OUT_SD, X86_XCPT_PF, 8, { P_RZ, P_RN, P_RN, P_RN, 0x0f, 0xc2, RM_XMM0_XMM1, 0 } },
1346 };
1347 RTUINT128U InXmm0 = BECRC_IN_XMM0;
1348 RTUINT128U InXmm1 = BECRC_IN_XMM1;
1349 RTUINT128U OutXmm0 = RTUINT128_INIT_C(0xeeeeeeeeeeeeeeee, 0xcccccccccccccccc);
1350
1351 Bs3MemZero(&Ctx, sizeof(Ctx));
1352 Bs3MemZero(&ExpectCtxPf, sizeof(ExpectCtxPf));
1353 Bs3MemZero(&ExpectCtxUd, sizeof(ExpectCtxUd));
1354 Bs3MemZero(&TrapFrame, sizeof(TrapFrame));
1355
1356 /* Enable SSE. */
1357 ASMSetCR0((ASMGetCR0() & ~(X86_CR0_EM | X86_CR0_TS)) | X86_CR0_MP);
1358 ASMSetCR4(ASMGetCR4() | X86_CR4_OSFXSR);
1359
1360 /* Create a test context. */
1361 Bs3RegCtxSaveEx(&Ctx, BS3_MODE_CODE_32, 512);
1362 Ctx.rax.u = BECRC_EAX;
1363 Ctx.rbx.u = (uintptr_t)pbPages;
1364
1365 /* Create expected result contexts. */
1366 Bs3MemCpy(&ExpectCtxPf, &Ctx, sizeof(ExpectCtxPf));
1367 ExpectCtxPf.rflags.u32 |= X86_EFL_RF;
1368 ExpectCtxPf.rip.u = (uintptr_t)&pbPages[X86_PAGE_SIZE];
1369 ExpectCtxPf.cr2.u = (uintptr_t)&pbPages[X86_PAGE_SIZE];
1370
1371 Bs3MemCpy(&ExpectCtxUd, &Ctx, sizeof(ExpectCtxUd));
1372 ExpectCtxUd.rflags.u32 |= X86_EFL_RF;
1373
1374 /* Loop thru the tests. */
1375 g_usBs3TestStep = 0;
1376 for (iTest = 0; iTest < RT_ELEMENTS(s_aTests); iTest++)
1377 {
1378 unsigned const cbOpcodes = s_aTests[iTest].cbOpcodes;
1379 uint8_t BS3_FAR *pbRip = &pbPages[X86_PAGE_SIZE - cbOpcodes];
1380
1381 Bs3MemCpy(pbRip, s_aTests[iTest].abOpcodes, cbOpcodes);
1382 Bs3RegCtxSetRipCsFromFlat(&Ctx, (uintptr_t)pbRip);
1383 ExpectCtxUd.rip = Ctx.rip;
1384#if 0
1385 Bs3TestPrintf("iTest=%d pbRip=%p cbOpcodes=%d: %.*Rhxs\n",
1386 iTest, pbRip, cbOpcodes, cbOpcodes, s_aTests[iTest].abOpcodes);
1387 //Bs3RegCtxPrint(&Ctx);
1388#endif
1389 BS3_CMN_NM(bs3CpuDecoding1_LoadXmm0)(&InXmm0);
1390 BS3_CMN_NM(bs3CpuDecoding1_LoadXmm1)(&InXmm1);
1391 Bs3TrapSetJmpAndRestore(&Ctx, &TrapFrame);
1392 BS3_CMN_NM(bs3CpuDecoding1_SaveXmm0)(&OutXmm0);
1393
1394 if ( !Bs3TestCheckRegCtxEx(&TrapFrame.Ctx, s_aTests[iTest].bXcpt == X86_XCPT_UD ? &ExpectCtxUd : &ExpectCtxPf,
1395 0 /*cbPcAdjust*/, 0 /*cbSpAdjust*/, 0 /*fExtraEfl*/, "mode", iTest)
1396 || TrapFrame.bXcpt != s_aTests[iTest].bXcpt
1397 || OutXmm0.s.Lo != s_aTests[iTest].Xmm0Expect.s.Lo
1398 || OutXmm0.s.Hi != s_aTests[iTest].Xmm0Expect.s.Hi)
1399 {
1400 Bs3TestFailedF("iTest=%d cbOpcodes=%d: %.*Rhxs\n", iTest, cbOpcodes, cbOpcodes, s_aTests[iTest].abOpcodes);
1401 if (TrapFrame.bXcpt != s_aTests[iTest].bXcpt)
1402 Bs3TestFailedF("Expected bXcpt=%#x, got %#x\n", s_aTests[iTest].bXcpt, TrapFrame.bXcpt);
1403 if ( OutXmm0.s.Lo != s_aTests[iTest].Xmm0Expect.s.Lo
1404 || OutXmm0.s.Hi != s_aTests[iTest].Xmm0Expect.s.Hi)
1405 Bs3TestFailedF("Expected XMM0=%08RX32:%08RX32:%08RX32:%08RX32, not %08RX32:%08RX32:%08RX32:%08RX32\n",
1406 s_aTests[iTest].Xmm0Expect.DWords.dw3, s_aTests[iTest].Xmm0Expect.DWords.dw2,
1407 s_aTests[iTest].Xmm0Expect.DWords.dw1, s_aTests[iTest].Xmm0Expect.DWords.dw0,
1408 OutXmm0.DWords.dw3, OutXmm0.DWords.dw2, OutXmm0.DWords.dw1, OutXmm0.DWords.dw0);
1409 }
1410 }
1411
1412 Bs3MemGuardedTestPageFree(pbPages);
1413 }
1414 else
1415 Bs3TestFailed("Failed to allocate two pages!\n");
1416}
1417
1418
1419BS3_DECL(void) Main_pp32()
1420{
1421 Bs3TestInit("bs3-cpu-decoding-1");
1422 Bs3TestPrintf("g_uBs3CpuDetected=%#x\n", g_uBs3CpuDetected);
1423
1424 Bs3TestSub("CMPPS, CMPPD, CMPSS, CMPSD");
1425 DecodeCmppsCmppdCmpssCmpsd();
1426
1427 Bs3TestSub("MOVBE vs CRC32");
1428 DecodeMovbeVsCrc32();
1429
1430#if 1
1431 Bs3TestSub("2 byte undefined opcodes 0f");
1432 DecodeUdEdgeTest(g_aUdTest2Byte_0f, RT_ELEMENTS(g_aUdTest2Byte_0f));
1433#endif
1434#if 0
1435 Bs3TestSub("3 byte undefined opcodes 0f 38");
1436 DecodeUdEdgeTest(g_aUdTest3Byte_0f_38, RT_ELEMENTS(g_aUdTest3Byte_0f_38));
1437#endif
1438
1439#if 0
1440 Bs3TestSub("misc");
1441 DecodeEdgeTest();
1442#endif
1443
1444 Bs3TestTerm();
1445}
1446
Note: See TracBrowser for help on using the repository browser.

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