Changeset 106233 in vbox for trunk/src/VBox/ValidationKit/bootsectors/bs3-cpu-instr-4.c32
- Timestamp:
- Oct 8, 2024 10:46:32 AM (7 weeks ago)
- File:
-
- 1 edited
Legend:
- Unmodified
- Added
- Removed
-
trunk/src/VBox/ValidationKit/bootsectors/bs3-cpu-instr-4.c32
r106232 r106233 704 704 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 705 705 /*128:out */ X86_MXCSR_XCPT_MASK, \ 706 /*256:out */ X86_MXCSR_XCPT_MASK, \ 707 /*xcpt? */ false, false }, \ 706 /*256:out */ X86_MXCSR_XCPT_MASK }, \ 708 707 { { /*src2 */ { FP32_QNAN(0), FP32_QNAN_MAX(0), FP32_QNAN_V0(0), FP32_QNAN_V1(0), FP32_QNAN_V2(0), FP32_QNAN_V3(0), FP32_QNAN_V4(0), FP32_QNAN_V5(0) } }, \ 709 708 { /*src1 */ { FP32_SNAN(0), FP32_SNAN(0), FP32_SNAN_MAX(0), FP32_SNAN_V2(0), FP32_SNAN_V6(0), FP32_SNAN_V2(0), FP32_SNAN_V1(0), FP32_SNAN_V4(0) } }, \ … … 711 710 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 712 711 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 713 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 714 /*xcpt? */ false, false }, \ 712 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, \ 715 713 { { /*src2 */ { FP32_SNAN(0), FP32_SNAN(0), FP32_SNAN_V1(0), FP32_SNAN_V1(0), FP32_SNAN_V3(0), FP32_SNAN_V4(0), FP32_SNAN_V5(0), FP32_SNAN_V6(0) } }, \ 716 714 { /*src1 */ { FP32_QNAN(0), FP32_QNAN_MAX(0), FP32_QNAN_V6(0), FP32_QNAN_V5(0), FP32_QNAN_V4(0), FP32_QNAN_V3(0), FP32_QNAN_V2(0), FP32_QNAN_V1(0) } }, \ … … 718 716 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, \ 719 717 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_IE, \ 720 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_IE, \ 721 /*xcpt? */ false, false }, \ 718 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_IE }, \ 722 719 { { /*src2 */ { FP32_SNAN(0), FP32_SNAN(0), FP32_SNAN_V1(0), FP32_SNAN_V2(0), FP32_SNAN_V7(0), FP32_SNAN_V1(0), FP32_SNAN_V6(0), FP32_SNAN_V1(0) } }, \ 723 720 { /*src1 */ { FP32_SNAN(0), FP32_SNAN_MAX(0), FP32_SNAN_V4(0), FP32_SNAN_V3(0), FP32_SNAN_V5(0), FP32_SNAN_V3(0), FP32_SNAN_V1(0), FP32_SNAN_V2(0) } }, \ … … 725 722 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 726 723 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 727 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 728 /*xcpt? */ false, false }, \ 724 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, \ 729 725 { { /*src2 */ { FP32_QNAN(0), FP32_QNAN_MAX(1), FP32_NORM_V0(1), FP32_QNAN_V1(0), FP32_NORM_V3(0), FP32_QNAN_V3(1), FP32_NORM_V5(0), FP32_QNAN_V5(1) } }, \ 730 726 { /*src1 */ { FP32_1(0), FP32_1(1), FP32_QNAN_V0(1), FP32_NORM_V2(1), FP32_QNAN_V2(0), FP32_NORM_V4(0), FP32_QNAN_V4(1), FP32_NORM_V6(1) } }, \ … … 732 728 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 733 729 /*128:out */ X86_MXCSR_XCPT_MASK, \ 734 /*256:out */ X86_MXCSR_XCPT_MASK, \ 735 /*xcpt? */ false, false }, \ 730 /*256:out */ X86_MXCSR_XCPT_MASK }, \ 736 731 { { /*src2 */ { FP32_SNAN(1), FP32_SNAN_MAX(1), FP32_NORM_V0(1), FP32_SNAN_V1(0), FP32_NORM_V3(0), FP32_SNAN_V3(1), FP32_NORM_V5(0), FP32_SNAN_V5(1) } }, \ 737 732 { /*src1 */ { FP32_1(0), FP32_1(0), FP32_SNAN_V0(1), FP32_NORM_V2(1), FP32_SNAN_V2(1), FP32_NORM_V4(0), FP32_SNAN_V4(1), FP32_NORM_V6(1) } }, \ … … 739 734 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 740 735 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 741 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 742 /*xcpt? */ false, false }, \ 736 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, \ 743 737 { { /*src2 */ { FP32_QNAN(0), FP32_QNAN_MAX(0), FP32_QNAN_V0(0), FP32_QNAN_V1(0), FP32_QNAN_V2(0), FP32_QNAN_V3(0), FP32_QNAN_V4(0), FP32_QNAN_V5(0) } }, \ 744 738 { /*src1 */ { FP32_QNAN(0), FP32_QNAN(0), FP32_QNAN_MAX(0), FP32_QNAN_V2(0), FP32_QNAN_V6(0), FP32_QNAN_V2(0), FP32_QNAN_V1(0), FP32_QNAN_V4(0) } }, \ … … 746 740 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, \ 747 741 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, \ 748 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, \ 749 /*xcpt? */ false, false }, \ 742 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, \ 750 743 { { /*src2 */ { FP32_QNAN(0), FP32_QNAN_MAX(0), FP32_QNAN_V0(0), FP32_QNAN_V1(0), FP32_QNAN_V2(0), FP32_QNAN_V3(0), FP32_QNAN_V4(0), FP32_QNAN_V5(0) } }, \ 751 744 { /*src1 */ { FP32_SNAN(0), FP32_SNAN(0), FP32_SNAN_MAX(0), FP32_SNAN_V2(0), FP32_SNAN_V6(0), FP32_SNAN_V2(0), FP32_SNAN_V1(0), FP32_SNAN_V4(0) } }, \ … … 753 746 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, \ 754 747 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, \ 755 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, \ 756 /*xcpt? */ true, true }, \ 748 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE }, \ 757 749 { { /*src2 */ { FP32_SNAN(0), FP32_SNAN(0), FP32_SNAN_V1(0), FP32_SNAN_V1(0), FP32_SNAN_V3(0), FP32_SNAN_V4(0), FP32_SNAN_V5(0), FP32_SNAN_V6(0) } }, \ 758 750 { /*src1 */ { FP32_QNAN(0), FP32_QNAN_MAX(0), FP32_QNAN_V6(0), FP32_QNAN_V5(0), FP32_QNAN_V4(0), FP32_QNAN_V3(0), FP32_QNAN_V2(0), FP32_QNAN_V1(0) } }, \ … … 760 752 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, \ 761 753 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE, \ 762 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE, \ 763 /*xcpt? */ true, true }, \ 754 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE }, \ 764 755 { { /*src2 */ { FP32_SNAN(0), FP32_SNAN(0), FP32_SNAN_V1(0), FP32_SNAN_V2(0), FP32_SNAN_V7(0), FP32_SNAN_V1(0), FP32_SNAN_V6(0), FP32_SNAN_V1(0) } }, \ 765 756 { /*src1 */ { FP32_SNAN(0), FP32_SNAN_MAX(0), FP32_SNAN_V4(0), FP32_SNAN_V3(0), FP32_SNAN_V5(0), FP32_SNAN_V3(0), FP32_SNAN_V1(0), FP32_SNAN_V2(0) } }, \ … … 767 758 /*mxcsr:in */ X86_MXCSR_RC_UP, \ 768 759 /*128:out */ X86_MXCSR_RC_UP | X86_MXCSR_IE, \ 769 /*256:out */ X86_MXCSR_RC_UP | X86_MXCSR_IE, \ 770 /*xcpt? */ true, true }, \ 760 /*256:out */ X86_MXCSR_RC_UP | X86_MXCSR_IE }, \ 771 761 { { /*src2 */ { FP32_QNAN(0), FP32_QNAN_MAX(1), FP32_NORM_V0(1), FP32_QNAN_V1(0), FP32_NORM_V3(0), FP32_QNAN_V3(1), FP32_NORM_V5(0), FP32_QNAN_V5(1) } }, \ 772 762 { /*src1 */ { FP32_1(0), FP32_1(1), FP32_QNAN_V0(1), FP32_NORM_V2(1), FP32_QNAN_V2(0), FP32_NORM_V4(0), FP32_QNAN_V4(1), FP32_NORM_V6(1) } }, \ … … 774 764 /*mxcsr:in */ 0, \ 775 765 /*128:out */ 0, \ 776 /*256:out */ 0, \ 777 /*xcpt? */ false, false }, \ 766 /*256:out */ 0 }, \ 778 767 /*11*/{ { /*src2 */ { FP32_SNAN(1), FP32_SNAN_MAX(1), FP32_NORM_V0(1), FP32_SNAN_V1(0), FP32_NORM_V3(0), FP32_SNAN_V3(1), FP32_NORM_V5(0), FP32_SNAN_V5(1) } }, \ 779 768 { /*src1 */ { FP32_1(0), FP32_1(0), FP32_SNAN_V0(1), FP32_NORM_V2(1), FP32_SNAN_V2(1), FP32_NORM_V4(0), FP32_SNAN_V4(1), FP32_NORM_V6(1) } }, \ … … 781 770 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, \ 782 771 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, \ 783 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, \ 784 /*xcpt? */ true, true }, \ 772 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE }, \ 785 773 786 774 /** … … 794 782 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 795 783 /*128:out */ X86_MXCSR_XCPT_MASK, \ 796 /*256:out */ X86_MXCSR_XCPT_MASK, \ 797 /*xcpt? */ false, false }, \ 784 /*256:out */ X86_MXCSR_XCPT_MASK }, \ 798 785 { { /*src2 */ { FP64_QNAN(0), FP64_QNAN_MAX(0), FP64_QNAN_V0(0), FP64_QNAN_V2(0) } }, \ 799 786 { /*src1 */ { FP64_SNAN(0), FP64_SNAN(0), FP64_SNAN_MAX(0), FP64_SNAN_V1(0) } }, \ … … 801 788 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 802 789 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 803 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 804 /*xcpt? */ false, false }, \ 790 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, \ 805 791 { { /*src2 */ { FP64_SNAN(0), FP64_SNAN(0), FP64_SNAN_V0(0), FP64_SNAN_V1(0) } }, \ 806 792 { /*src1 */ { FP64_QNAN(0), FP64_QNAN_MAX(0), FP64_QNAN_V2(0), FP64_QNAN_V3(0) } }, \ … … 808 794 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 809 795 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 810 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 811 /*xcpt? */ false, false }, \ 796 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, \ 812 797 { { /*src2 */ { FP64_SNAN(0), FP64_SNAN(0), FP64_SNAN_V1(0), FP64_SNAN_V2(0) } }, \ 813 798 { /*src1 */ { FP64_SNAN(0), FP64_SNAN_MAX(0), FP64_SNAN_V3(0), FP64_SNAN_V0(0) } }, \ … … 815 800 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 816 801 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 817 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 818 /*xcpt? */ false, false }, \ 802 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, \ 819 803 { { /*src2 */ { FP64_QNAN(0), FP64_QNAN_MAX(1), FP64_NORM_V0(1), FP64_QNAN_V1(0) } }, \ 820 804 { /*src1 */ { FP64_1(0), FP64_1(1), FP64_QNAN_V0(1), FP64_NORM_V2(1) } }, \ … … 822 806 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 823 807 /*128:out */ X86_MXCSR_XCPT_MASK, \ 824 /*256:out */ X86_MXCSR_XCPT_MASK, \ 825 /*xcpt? */ false, false }, \ 808 /*256:out */ X86_MXCSR_XCPT_MASK }, \ 826 809 { { /*src2 */ { FP64_SNAN(1), FP64_SNAN_MAX(1), FP64_NORM_V0(1), FP64_SNAN_V1(0) } }, \ 827 810 { /*src1 */ { FP64_1(0), FP64_1(0), FP64_SNAN_V0(1), FP64_NORM_V2(1) } }, \ … … 829 812 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 830 813 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 831 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 832 /*xcpt? */ false, false }, \ 814 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, \ 833 815 { { /*src2 */ { FP64_QNAN(0), FP64_QNAN_MAX(0), FP64_QNAN_V0(0), FP64_QNAN_V2(0) } }, \ 834 816 { /*src1 */ { FP64_QNAN(0), FP64_QNAN(0), FP64_QNAN_MAX(0), FP64_QNAN_V3(0) } }, \ … … 836 818 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, \ 837 819 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, \ 838 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, \ 839 /*xcpt? */ false, false }, \ 820 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, \ 840 821 { { /*src2 */ { FP64_QNAN(0), FP64_QNAN_MAX(0), FP64_QNAN_V0(0), FP64_QNAN_V1(0) } }, \ 841 822 { /*src1 */ { FP64_SNAN(0), FP64_SNAN(0), FP64_SNAN_MAX(0), FP64_SNAN_V2(0) } }, \ … … 843 824 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, \ 844 825 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, \ 845 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, \ 846 /*xcpt? */ true, true }, \ 826 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE }, \ 847 827 { { /*src2 */ { FP64_SNAN(0), FP64_SNAN(0), FP64_SNAN_V1(0), FP64_SNAN_V1(0) } }, \ 848 828 { /*src1 */ { FP64_QNAN(0), FP64_QNAN_MAX(0), FP64_QNAN_V3(0), FP64_QNAN_V2(0) } }, \ … … 850 830 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, \ 851 831 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, \ 852 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, \ 853 /*xcpt? */ true, true }, \ 832 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE }, \ 854 833 { { /*src2 */ { FP64_SNAN(0), FP64_SNAN(0), FP64_SNAN_V1(0), FP64_SNAN_V2(0) } }, \ 855 834 { /*src1 */ { FP64_SNAN(0), FP64_SNAN_MAX(0), FP64_SNAN_V0(0), FP64_SNAN_V3(0) } }, \ … … 857 836 /*mxcsr:in */ X86_MXCSR_RC_UP, \ 858 837 /*128:out */ X86_MXCSR_RC_UP | X86_MXCSR_IE, \ 859 /*256:out */ X86_MXCSR_RC_UP | X86_MXCSR_IE, \ 860 /*xcpt? */ true, true }, \ 838 /*256:out */ X86_MXCSR_RC_UP | X86_MXCSR_IE }, \ 861 839 { { /*src2 */ { FP64_QNAN(0), FP64_QNAN_MAX(1), FP64_NORM_V0(1), FP64_QNAN_V1(0) } }, \ 862 840 { /*src1 */ { FP64_1(0), FP64_1(1), FP64_QNAN_V3(1), FP64_NORM_V2(1) } }, \ … … 864 842 /*mxcsr:in */ X86_MXCSR_RC_DOWN, \ 865 843 /*128:out */ X86_MXCSR_RC_DOWN, \ 866 /*256:out */ X86_MXCSR_RC_DOWN, \ 867 /*xcpt? */ false, false }, \ 844 /*256:out */ X86_MXCSR_RC_DOWN }, \ 868 845 /*11*/{ { /*src2 */ { FP64_SNAN(1), FP64_SNAN_MAX(1), FP64_NORM_V0(1), FP64_SNAN_V2(0) } }, \ 869 846 { /*src1 */ { FP64_1(0), FP64_1(0), FP64_SNAN_V3(1), FP64_NORM_V2(1) } }, \ … … 871 848 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, \ 872 849 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, \ 873 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, \ 874 /*xcpt? */ true, true }, \ 850 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE }, \ 875 851 876 852 /** … … 885 861 /*mxcsr:in */ 0, \ 886 862 /*128:out */ 0, \ 887 /*256:out */ -1, \ 888 /*xcpt? */ false, false }, \ 863 /*256:out */ -1 }, \ 889 864 { { /*src2 */ { FP32_QNAN_MAX(0), FP32_QNAN_V1(0), FP32_QNAN_V2(0), FP32_QNAN_V3(0), FP32_QNAN_V4(0), FP32_QNAN_V5(0), FP32_QNAN_V4(0) } }, \ 890 865 { /*src1 */ { FP32_QNAN(0), FP32_QNAN_V2(0), FP32_QNAN_V6(0), FP32_QNAN_V2(0), FP32_QNAN_V1(0), FP32_QNAN_V4(0), FP32_QNAN_V1(0) } }, \ … … 892 867 /*mxcsr:in */ 0, \ 893 868 /*128:out */ 0, \ 894 /*256:out */ -1, \ 895 /*xcpt? */ false, false }, \ 869 /*256:out */ -1 }, \ 896 870 { { /*src2 */ { FP32_QNAN_V1(0), FP32_QNAN_V1(0), FP32_QNAN_V2(0), FP32_QNAN_V3(0), FP32_QNAN_V4(0), FP32_QNAN_V5(0), FP32_QNAN_V4(0) } }, \ 897 871 { /*src1 */ { FP32_QNAN_V2(0), FP32_QNAN_V2(0), FP32_QNAN_V6(0), FP32_QNAN_V2(0), FP32_QNAN_V1(0), FP32_QNAN_V4(0), FP32_QNAN_V1(0) } }, \ … … 899 873 /*mxcsr:in */ 0, \ 900 874 /*128:out */ 0, \ 901 /*256:out */ -1, \ 902 /*xcpt? */ false, false }, \ 875 /*256:out */ -1 }, \ 903 876 /* QNan, SNan */ \ 904 877 { { /*src2 */ { FP32_QNAN(0), FP32_QNAN_V1(0), FP32_QNAN_V2(0), FP32_QNAN_V3(0), FP32_QNAN_V4(0), FP32_QNAN_V5(0), FP32_QNAN_V4(0) } }, \ … … 907 880 /*mxcsr:in */ 0, \ 908 881 /*128:out */ X86_MXCSR_IE, \ 909 /*256:out */ -1, \ 910 /*xcpt? */ true, true }, \ 882 /*256:out */ -1 }, \ 911 883 { { /*src2 */ { FP32_QNAN_MAX(0), FP32_QNAN_MAX(0), FP32_QNAN_V0(0), FP32_QNAN_V1(0), FP32_QNAN_V2(0), FP32_QNAN_V3(0), FP32_QNAN_V4(0), FP32_QNAN_V5(0) } }, \ 912 884 { /*src1 */ { FP32_SNAN(0), FP32_SNAN(0), FP32_SNAN_MAX(0), FP32_SNAN_V2(0), FP32_SNAN_V6(0), FP32_SNAN_V2(0), FP32_SNAN_V1(0), FP32_SNAN_V4(0) } }, \ … … 914 886 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, \ 915 887 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_IE, \ 916 /*256:out */ -1, \ 917 /*xcpt? */ true, true }, \ 888 /*256:out */ -1 }, \ 918 889 { { /*src2 */ { FP32_QNAN_V1(0), FP32_QNAN_MAX(0), FP32_QNAN_V0(0), FP32_QNAN_V1(0), FP32_QNAN_V2(0), FP32_QNAN_V3(0), FP32_QNAN_V4(0), FP32_QNAN_V5(0) } }, \ 919 890 { /*src1 */ { FP32_SNAN_V2(0), FP32_QNAN(0), FP32_QNAN_MAX(0), FP32_QNAN_V2(0), FP32_QNAN_V6(0), FP32_QNAN_V2(0), FP32_QNAN_V1(0), FP32_QNAN_V4(0) } }, \ … … 921 892 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, \ 922 893 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, \ 923 /*256:out */ -1, \ 924 /*xcpt? */ true, true }, \ 894 /*256:out */ -1 }, \ 925 895 /* SNan, QNan */ \ 926 896 { { /*src2 */ { FP32_SNAN(0), FP32_SNAN(0), FP32_SNAN_V1(0), FP32_SNAN_V1(0), FP32_SNAN_V3(0), FP32_SNAN_V4(0), FP32_SNAN_V5(0), FP32_SNAN_V6(0) } }, \ … … 929 899 /*mxcsr:in */ X86_MXCSR_DAZ, \ 930 900 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_IE, \ 931 /*256:out */ -1, \ 932 /*xcpt? */ true, true }, \ 901 /*256:out */ -1 }, \ 933 902 { { /*src2 */ { FP32_SNAN_MAX(0), FP32_SNAN_MAX(0), FP32_SNAN_V1(0), FP32_SNAN_V1(0), FP32_SNAN_V3(0), FP32_SNAN_V4(0), FP32_SNAN_V5(0), FP32_SNAN_V6(0) } }, \ 934 903 { /*src1 */ { FP32_QNAN(0), FP32_QNAN(0), FP32_QNAN_V6(0), FP32_QNAN_V5(0), FP32_QNAN_V4(0), FP32_QNAN_V3(0), FP32_QNAN_V2(0), FP32_QNAN_V1(0) } }, \ … … 936 905 /*mxcsr:in */ X86_MXCSR_RC_UP, \ 937 906 /*128:out */ X86_MXCSR_RC_UP | X86_MXCSR_IE, \ 938 /*256:out */ -1, \ 939 /*xcpt? */ true, true }, \ 907 /*256:out */ -1 }, \ 940 908 { { /*src2 */ { FP32_SNAN_V0(0), FP32_SNAN_MAX(0), FP32_SNAN_V1(0), FP32_SNAN_V1(0), FP32_SNAN_V3(0), FP32_SNAN_V4(0), FP32_SNAN_V5(0), FP32_SNAN_V6(0) } }, \ 941 909 { /*src1 */ { FP32_QNAN_V6(0), FP32_QNAN(0), FP32_QNAN_V6(0), FP32_QNAN_V5(0), FP32_QNAN_V4(0), FP32_QNAN_V3(0), FP32_QNAN_V2(0), FP32_QNAN_V1(0) } }, \ … … 943 911 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, \ 944 912 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_IE, \ 945 /*256:out */ -1, \ 946 /*xcpt? */ true, true }, \ 913 /*256:out */ -1 }, \ 947 914 /* SNan, SNan */ \ 948 915 { { /*src2 */ { FP32_SNAN(0), FP32_SNAN(0), FP32_SNAN_V1(0), FP32_SNAN_V2(0), FP32_SNAN_V7(0), FP32_SNAN_V1(0), FP32_SNAN_V6(0), FP32_SNAN_V1(0) } }, \ … … 951 918 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ, \ 952 919 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_IE, \ 953 /*256:out */ -1, \ 954 /*xcpt? */ true, true }, \ 920 /*256:out */ -1 }, \ 955 921 { { /*src2 */ { FP32_SNAN(0), FP32_SNAN_V2(0), FP32_SNAN_V1(0), FP32_SNAN_V2(0), FP32_SNAN_V7(0), FP32_SNAN_V1(0), FP32_SNAN_V6(0), FP32_SNAN_V1(0) } }, \ 956 922 { /*src1 */ { FP32_SNAN_MAX(0), FP32_SNAN_V0(0), FP32_SNAN_V4(0), FP32_SNAN_V3(0), FP32_SNAN_V5(0), FP32_SNAN_V3(0), FP32_SNAN_V1(0), FP32_SNAN_V2(0) } }, \ … … 958 924 /*mxcsr:in */ X86_MXCSR_RC_ZERO, \ 959 925 /*128:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_IE, \ 960 /*256:out */ -1, \ 961 /*xcpt? */ true, true }, \ 926 /*256:out */ -1 }, \ 962 927 { { /*src2 */ { FP32_SNAN_V1(0), FP32_SNAN_V2(0), FP32_SNAN_V1(0), FP32_SNAN_V2(0), FP32_SNAN_V7(0), FP32_SNAN_V1(0), FP32_SNAN_V6(0), FP32_SNAN_V1(0) } }, \ 963 928 { /*src1 */ { FP32_SNAN_V4(0), FP32_SNAN_V3(0), FP32_SNAN_V4(0), FP32_SNAN_V3(0), FP32_SNAN_V5(0), FP32_SNAN_V3(0), FP32_SNAN_V1(0), FP32_SNAN_V0(0) } }, \ … … 965 930 /*mxcsr:in */ 0, \ 966 931 /*128:out */ X86_MXCSR_IE, \ 967 /*256:out */ -1, \ 968 /*xcpt? */ true, true }, \ 932 /*256:out */ -1 }, \ 969 933 /* QNan, Norm FP */ \ 970 934 { { /*src2 */ { FP32_QNAN(0), FP32_QNAN_MAX(1), FP32_NORM_V0(1), FP32_QNAN_V1(0), FP32_NORM_V3(0), FP32_QNAN_V3(1), FP32_NORM_V5(0), FP32_QNAN_V5(1) } }, \ … … 973 937 /*mxcsr:in */ X86_MXCSR_FZ, \ 974 938 /*128:out */ X86_MXCSR_FZ, \ 975 /*256:out */ -1, \ 976 /*xcpt? */ false, false }, \ 939 /*256:out */ -1 }, \ 977 940 /* SNan, Norm FP */ \ 978 941 /*13*/{ { /*src2 */ { FP32_SNAN(1), FP32_SNAN_MAX(1), FP32_NORM_V0(1), FP32_SNAN_V1(0), FP32_NORM_V3(0), FP32_SNAN_V3(1), FP32_NORM_V5(0), FP32_SNAN_V5(1) } }, \ … … 981 944 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, \ 982 945 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, \ 983 /*256:out */ -1, \ 984 /*xcpt? */ true, true }, \ 946 /*256:out */ -1 }, \ 985 947 986 948 /** … … 995 957 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 996 958 /*128:out */ X86_MXCSR_XCPT_MASK, \ 997 /*256:out */ -1, \ 998 /*xcpt? */ false, false }, \ 959 /*256:out */ -1 }, \ 999 960 { { /*src2 */ { FP64_QNAN_MAX(0), FP64_QNAN_V1(1), FP64_QNAN_V2(0), FP64_INF(0) } }, \ 1000 961 { /*src1 */ { FP64_QNAN(0), FP64_QNAN_V2(1), FP64_QNAN_V3(1), FP64_SNAN(1) } }, \ … … 1002 963 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1003 964 /*128:out */ X86_MXCSR_XCPT_MASK, \ 1004 /*256:out */ -1, \ 1005 /*xcpt? */ false, false }, \ 965 /*256:out */ -1 }, \ 1006 966 { { /*src2 */ { FP64_QNAN_V1(0), FP64_QNAN_V1(0), FP64_QNAN_V2(0), FP64_INF(1) } }, \ 1007 967 { /*src1 */ { FP64_QNAN_V0(0), FP64_QNAN_V2(0), FP64_QNAN_V3(1), FP64_QNAN(0) } }, \ … … 1009 969 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1010 970 /*128:out */ X86_MXCSR_XCPT_MASK, \ 1011 /*256:out */ -1, \ 1012 /*xcpt? */ false, false }, \ 971 /*256:out */ -1 }, \ 1013 972 /* QNan, SNan (Masked). */ \ 1014 973 { { /*src2 */ { FP64_QNAN(0), FP64_QNAN_V1(0), FP64_QNAN_V2(0), FP64_QNAN_V3(0) } }, \ … … 1017 976 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1018 977 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1019 /*256:out */ -1, \ 1020 /*xcpt? */ false, false }, \ 978 /*256:out */ -1 }, \ 1021 979 { { /*src2 */ { FP64_QNAN_MAX(0), FP64_QNAN_MAX(0), FP64_QNAN_V0(0), FP64_QNAN_V1(0) } }, \ 1022 980 { /*src1 */ { FP64_SNAN(0), FP64_SNAN(1), FP64_SNAN_MAX(1), FP64_SNAN_V2(0) } }, \ … … 1024 982 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1025 983 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1026 /*256:out */ -1, \ 1027 /*xcpt? */ false, false }, \ 984 /*256:out */ -1 }, \ 1028 985 { { /*src2 */ { FP64_QNAN_V1(0), FP64_QNAN_MAX(0), FP64_QNAN_V0(0), FP64_INF(0) } }, \ 1029 986 { /*src1 */ { FP64_SNAN_V2(0), FP64_QNAN(0), FP64_QNAN_MAX(1), FP64_QNAN(1) } }, \ … … 1031 988 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1032 989 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1033 /*256:out */ -1, \ 1034 /*xcpt? */ false, false }, \ 990 /*256:out */ -1 }, \ 1035 991 /* SNan, QNan (Masked). */ \ 1036 992 { { /*src2 */ { FP64_SNAN(0), FP64_SNAN(0), FP64_SNAN_V1(0), FP64_SNAN_V1(1) } }, \ … … 1039 995 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1040 996 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1041 /*256:out */ -1, \ 1042 /*xcpt? */ false, false }, \ 997 /*256:out */ -1 }, \ 1043 998 { { /*src2 */ { FP64_SNAN_MAX(0), FP64_SNAN_MAX(1), FP64_SNAN_V1(0), FP64_SNAN_V1(0) } }, \ 1044 999 { /*src1 */ { FP64_QNAN(0), FP64_QNAN(1), FP64_QNAN_V3(1), FP64_QNAN_V2(0) } }, \ … … 1046 1001 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1047 1002 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1048 /*256:out */ -1, \ 1049 /*xcpt? */ false, false }, \ 1003 /*256:out */ -1 }, \ 1050 1004 { { /*src2 */ { FP64_SNAN_V0(0), FP64_SNAN_MAX(0), FP64_SNAN_V1(0), FP64_SNAN_V1(0) } }, \ 1051 1005 { /*src1 */ { FP64_QNAN_V1(0), FP64_QNAN(1), FP64_QNAN_V2(1), FP64_QNAN_V3(1) } }, \ … … 1053 1007 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1054 1008 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1055 /*256:out */ -1, \ 1056 /*xcpt? */ false, false }, \ 1009 /*256:out */ -1 }, \ 1057 1010 /* SNan, SNan (Masked). */ \ 1058 1011 { { /*src2 */ { FP64_SNAN(0), FP64_SNAN(0), FP64_SNAN_V1(0), FP64_SNAN_V2(0) } }, \ … … 1061 1014 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1062 1015 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1063 /*256:out */ -1, \ 1064 /*xcpt? */ false, false }, \ 1016 /*256:out */ -1 }, \ 1065 1017 { { /*src2 */ { FP64_SNAN(0), FP64_SNAN_V2(0), FP64_SNAN_V1(0), FP64_SNAN_V2(0) } }, \ 1066 1018 { /*src1 */ { FP64_SNAN_MAX(0), FP64_SNAN_V0(0), FP64_SNAN_V2(0), FP64_SNAN_V3(1) } }, \ … … 1068 1020 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1069 1021 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1070 /*256:out */ -1, \ 1071 /*xcpt? */ false, false }, \ 1022 /*256:out */ -1 }, \ 1072 1023 { { /*src2 */ { FP64_SNAN_V1(0), FP64_SNAN_V2(0), FP64_SNAN_V1(0), FP64_SNAN_V2(0) } }, \ 1073 1024 { /*src1 */ { FP64_SNAN_V0(0), FP64_SNAN_V3(0), FP64_SNAN_V0(0), FP64_SNAN_V3(0) } }, \ … … 1075 1026 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1076 1027 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1077 /*256:out */ -1, \ 1078 /*xcpt? */ false, false }, \ 1028 /*256:out */ -1 }, \ 1079 1029 /* QNan, Norm FP (Masked). */ \ 1080 1030 { { /*src2 */ { FP64_QNAN(0), FP64_QNAN_MAX(1), FP64_NORM_V0(1), FP64_QNAN_V1(0) } }, \ … … 1083 1033 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1084 1034 /*128:out */ X86_MXCSR_XCPT_MASK, \ 1085 /*256:out */ -1, \ 1086 /*xcpt? */ false, false }, \ 1035 /*256:out */ -1 }, \ 1087 1036 /* SNan, Norm FP (Masked). */ \ 1088 1037 { { /*src2 */ { FP64_SNAN(1), FP64_SNAN_MAX(1), FP64_NORM_V0(1), FP64_SNAN_V1(0) } }, \ … … 1091 1040 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1092 1041 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1093 /*256:out */ -1, \ 1094 /*xcpt? */ false, false }, \ 1042 /*256:out */ -1 }, \ 1095 1043 /* QNan, QNan (Unmasked). */ \ 1096 1044 /*14*/{ { /*src2 */ { FP64_QNAN(0), FP64_QNAN_MAX(0), FP64_QNAN_V0(0), FP64_QNAN_V1(0) } }, \ … … 1099 1047 /*mxcsr:in */ 0, \ 1100 1048 /*128:out */ 0, \ 1101 /*256:out */ -1, \ 1102 /*xcpt? */ false, false }, \ 1049 /*256:out */ -1 }, \ 1103 1050 { { /*src2 */ { FP64_QNAN_MAX(0), FP64_QNAN_V1(0), FP64_QNAN_V2(0), FP64_QNAN_V3(0) } }, \ 1104 1051 { /*src1 */ { FP64_QNAN(0), FP64_QNAN_V2(0), FP64_QNAN_V0(0), FP64_QNAN_V2(0) } }, \ … … 1106 1053 /*mxcsr:in */ 0, \ 1107 1054 /*128:out */ 0, \ 1108 /*256:out */ -1, \ 1109 /*xcpt? */ false, false }, \ 1055 /*256:out */ -1 }, \ 1110 1056 { { /*src2 */ { FP64_QNAN_V1(0), FP64_QNAN_V1(0), FP64_QNAN_V2(0), FP64_QNAN_V3(0) } }, \ 1111 1057 { /*src1 */ { FP64_QNAN_V2(0), FP64_QNAN_V2(1), FP64_QNAN_V0(0), FP64_QNAN_V0(1) } }, \ … … 1113 1059 /*mxcsr:in */ 0, \ 1114 1060 /*128:out */ 0, \ 1115 /*256:out */ -1, \ 1116 /*xcpt? */ false, false }, \ 1061 /*256:out */ -1 }, \ 1117 1062 /* QNan, SNan (Unmasked). */ \ 1118 1063 { { /*src2 */ { FP64_QNAN(0), FP64_QNAN_V1(0), FP64_QNAN_V2(0), FP64_QNAN_V3(0) } }, \ … … 1121 1066 /*mxcsr:in */ 0, \ 1122 1067 /*128:out */ X86_MXCSR_IE, \ 1123 /*256:out */ -1, \ 1124 /*xcpt? */ true, true }, \ 1068 /*256:out */ -1 }, \ 1125 1069 { { /*src2 */ { FP64_QNAN_MAX(0), FP64_QNAN_MAX(0), FP64_QNAN_V0(0), FP64_QNAN_V1(0) } }, \ 1126 1070 { /*src1 */ { FP64_SNAN(0), FP64_SNAN(0), FP64_SNAN_MAX(0), FP64_SNAN_V2(0) } }, \ … … 1128 1072 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, \ 1129 1073 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_IE, \ 1130 /*256:out */ -1, \ 1131 /*xcpt? */ true, true }, \ 1074 /*256:out */ -1 }, \ 1132 1075 { { /*src2 */ { FP64_QNAN_V1(0), FP64_QNAN_MAX(0), FP64_QNAN_V0(0), FP64_QNAN_V1(0) } }, \ 1133 1076 { /*src1 */ { FP64_SNAN_V2(0), FP64_QNAN(0), FP64_QNAN_MAX(0), FP64_QNAN_V2(0) } }, \ … … 1135 1078 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, \ 1136 1079 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, \ 1137 /*256:out */ -1, \ 1138 /*xcpt? */ true, true }, \ 1080 /*256:out */ -1 }, \ 1139 1081 /* SNan, QNan (Unmasked). */ \ 1140 1082 { { /*src2 */ { FP64_SNAN(0), FP64_SNAN(0), FP64_SNAN_V1(0), FP64_SNAN_V1(0) } }, \ … … 1143 1085 /*mxcsr:in */ X86_MXCSR_DAZ, \ 1144 1086 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_IE, \ 1145 /*256:out */ -1, \ 1146 /*xcpt? */ true, true }, \ 1087 /*256:out */ -1 }, \ 1147 1088 { { /*src2 */ { FP64_SNAN_MAX(0), FP64_SNAN_MAX(0), FP64_SNAN_V1(0), FP64_SNAN_V1(1) } }, \ 1148 1089 { /*src1 */ { FP64_QNAN(0), FP64_QNAN(0), FP64_QNAN_V2(1), FP64_QNAN_V0(1) } }, \ … … 1150 1091 /*mxcsr:in */ X86_MXCSR_RC_UP, \ 1151 1092 /*128:out */ X86_MXCSR_RC_UP | X86_MXCSR_IE, \ 1152 /*256:out */ -1, \ 1153 /*xcpt? */ true, true }, \ 1093 /*256:out */ -1 }, \ 1154 1094 { { /*src2 */ { FP64_SNAN_V0(0), FP64_SNAN_MAX(0), FP64_SNAN_V1(0), FP64_SNAN_V1(1) } }, \ 1155 1095 { /*src1 */ { FP64_QNAN_V3(0), FP64_QNAN(0), FP64_QNAN_V2(1), FP64_QNAN_V3(1) } }, \ … … 1157 1097 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, \ 1158 1098 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_IE, \ 1159 /*256:out */ -1, \ 1160 /*xcpt? */ true, true }, \ 1099 /*256:out */ -1 }, \ 1161 1100 /* SNan, SNan (Unmasked). */ \ 1162 1101 /*23*/{ { /*src2 */ { FP64_SNAN(0), FP64_SNAN(0), FP64_SNAN_V1(0), FP64_SNAN_V2(0) } }, \ … … 1165 1104 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ, \ 1166 1105 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_IE, \ 1167 /*256:out */ -1, \ 1168 /*xcpt? */ true, true }, \ 1106 /*256:out */ -1 }, \ 1169 1107 { { /*src2 */ { FP64_SNAN(0), FP64_SNAN_V2(0), FP64_SNAN_V1(0), FP64_SNAN_V2(1) } }, \ 1170 1108 { /*src1 */ { FP64_SNAN_MAX(0), FP64_SNAN_V0(0), FP64_SNAN_V2(1), FP64_SNAN_V3(1) } }, \ … … 1172 1110 /*mxcsr:in */ X86_MXCSR_RC_ZERO, \ 1173 1111 /*128:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_IE, \ 1174 /*256:out */ -1, \ 1175 /*xcpt? */ true, true }, \ 1112 /*256:out */ -1 }, \ 1176 1113 { { /*src2 */ { FP64_SNAN_V1(0), FP64_SNAN_V2(0), FP64_SNAN_V0(1), FP64_SNAN_V2(0) } }, \ 1177 1114 { /*src1 */ { FP64_SNAN_V2(0), FP64_SNAN_V3(1), FP64_SNAN_V3(1), FP64_SNAN_V3(0) } }, \ … … 1179 1116 /*mxcsr:in */ 0, \ 1180 1117 /*128:out */ X86_MXCSR_IE, \ 1181 /*256:out */ -1, \ 1182 /*xcpt? */ true, true }, \ 1118 /*256:out */ -1 }, \ 1183 1119 /* QNan, Norm FP (Unmasked). */ \ 1184 1120 { { /*src2 */ { FP64_QNAN(0), FP64_QNAN_MAX(1), FP64_NORM_V0(1), FP64_QNAN_V1(0) } }, \ … … 1187 1123 /*mxcsr:in */ X86_MXCSR_FZ, \ 1188 1124 /*128:out */ X86_MXCSR_FZ, \ 1189 /*256:out */ -1, \ 1190 /*xcpt? */ false, false }, \ 1125 /*256:out */ -1 }, \ 1191 1126 /* SNan, Norm FP (Unmasked). */ \ 1192 1127 /*27*/{ { /*src2 */ { FP64_SNAN(1), FP64_SNAN_MAX(1), FP64_NORM_V0(1), FP64_SNAN_V1(0) } }, \ … … 1195 1130 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, \ 1196 1131 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, \ 1197 /*256:out */ -1, \ 1198 /*xcpt? */ true, true }, \ 1132 /*256:out */ -1 }, \ 1199 1133 1200 1134 /** … … 1208 1142 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1209 1143 /*128:out */ X86_MXCSR_XCPT_MASK, \ 1210 /*256:out */ X86_MXCSR_XCPT_MASK, \ 1211 /*xcpt? */ false, false }, \ 1144 /*256:out */ X86_MXCSR_XCPT_MASK }, \ 1212 1145 { { /*src2 */ { FP32_QNAN(0), FP32_SNAN(0), FP32_QNAN_MAX(0), FP32_QNAN_V1(0), FP32_QNAN_V2(0), FP32_SNAN_V3(0), FP32_QNAN_V4(0), FP32_SNAN_V5(0) } }, \ 1213 1146 { /*src1 */ { FP32_QNAN(0), FP32_SNAN(0), FP32_QNAN(0), FP32_SNAN_V2(0), FP32_QNAN_V6(0), FP32_SNAN_V2(0), FP32_QNAN_V1(0), FP32_SNAN_V4(0) } }, \ … … 1215 1148 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1216 1149 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1217 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1218 /*xcpt? */ false, false }, \ 1150 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, \ 1219 1151 { { /*src2 */ { FP32_SNAN_MAX(0), FP32_QNAN_V2(0), FP32_SNAN_V1(0), FP32_QNAN_V2(0), FP32_SNAN_V3(0), FP32_QNAN_V4(0), FP32_SNAN_V5(0), FP32_QNAN_V6(0) } }, \ 1220 1152 { /*src1 */ { FP32_SNAN(0), FP32_QNAN(0), FP32_SNAN(0), FP32_QNAN_V5(0), FP32_SNAN_V4(0), FP32_QNAN_V3(0), FP32_SNAN_V2(0), FP32_QNAN_V1(0) } }, \ … … 1222 1154 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1223 1155 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1224 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1225 /*xcpt? */ false, false }, \ 1156 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, \ 1226 1157 { { /*src2 */ { FP32_SNAN(0), FP32_SNAN_MAX(0), FP32_SNAN_MAX(0), FP32_SNAN(0), FP32_SNAN_V7(0), FP32_SNAN_V1(0), FP32_SNAN_V6(0), FP32_SNAN_V1(0) } }, \ 1227 1158 { /*src1 */ { FP32_SNAN(0), FP32_SNAN(0), FP32_SNAN(0), FP32_SNAN_MAX(0), FP32_SNAN_V5(0), FP32_SNAN_V3(0), FP32_SNAN_V1(0), FP32_SNAN_V2(0) } }, \ … … 1229 1160 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1230 1161 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1231 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1232 /*xcpt? */ false, false }, \ 1162 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, \ 1233 1163 { { /*src2 */ { FP32_QNAN(0), FP32_NORM_V1(0), FP32_QNAN_MAX(0), FP32_QNAN_V1(0), FP32_QNAN_V1(0), FP32_NORM_V3(1), FP32_QNAN_V5(0), FP32_NORM_V5(1) } }, \ 1234 1164 { /*src1 */ { FP32_QNAN(0), FP32_1(1), FP32_QNAN_MAX(1), FP32_NORM_V2(1), FP32_QNAN_V2(0), FP32_NORM_V4(0), FP32_QNAN_V4(1), FP32_NORM_V6(1) } }, \ … … 1236 1166 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1237 1167 /*128:out */ X86_MXCSR_XCPT_MASK, \ 1238 /*256:out */ X86_MXCSR_XCPT_MASK, \ 1239 /*xcpt? */ false, false }, \ 1168 /*256:out */ X86_MXCSR_XCPT_MASK }, \ 1240 1169 { { /*src2 */ { FP32_SNAN_MAX(1), FP32_1(0), FP32_SNAN_V1(0), FP32_NORM_V3(0), FP32_SNAN_V0(0), FP32_NORM_V3(1), FP32_SNAN_V6(0), FP32_NORM_V7(1) } }, \ 1241 1170 { /*src1 */ { FP32_SNAN(0), FP32_1(1), FP32_SNAN_MAX(0), FP32_NORM_V2(1), FP32_SNAN_V2(1), FP32_NORM_V4(0), FP32_SNAN_V4(1), FP32_NORM_V6(1) } }, \ … … 1243 1172 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1244 1173 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1245 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1246 /*xcpt? */ false, false }, \ 1174 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, \ 1247 1175 { { /*src2 */ { FP32_QNAN_MAX(0), FP32_QNAN(0), FP32_QNAN_V0(0), FP32_QNAN_V1(0), FP32_QNAN_V2(0), FP32_QNAN_V3(0), FP32_QNAN_V3(0), FP32_QNAN_V5(0) } }, \ 1248 1176 { /*src1 */ { FP32_QNAN(0), FP32_QNAN(0), FP32_QNAN(0), FP32_QNAN_MAX(0), FP32_QNAN_V6(0), FP32_QNAN_V2(0), FP32_QNAN_V1(0), FP32_QNAN_V4(0) } }, \ … … 1250 1178 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, \ 1251 1179 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, \ 1252 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, \ 1253 /*xcpt? */ false, false }, \ 1180 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, \ 1254 1181 { { /*src2 */ { FP32_QNAN(0), FP32_SNAN(0), FP32_QNAN_MAX(0), FP32_QNAN_V1(0), FP32_QNAN_V2(0), FP32_SNAN_V3(0), FP32_QNAN_V4(0), FP32_SNAN_V5(0) } }, \ 1255 1182 { /*src1 */ { FP32_QNAN(0), FP32_SNAN(0), FP32_QNAN(0), FP32_SNAN_V2(0), FP32_QNAN_V6(0), FP32_SNAN_V2(0), FP32_QNAN_V1(0), FP32_SNAN_V4(0) } }, \ … … 1257 1184 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_UP, \ 1258 1185 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_UP | X86_MXCSR_IE, \ 1259 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_UP | X86_MXCSR_IE, \ 1260 /*xcpt? */ true, true }, \ 1186 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_UP | X86_MXCSR_IE }, \ 1261 1187 { { /*src2 */ { FP32_SNAN_MAX(0), FP32_QNAN_V2(0), FP32_SNAN_V1(0), FP32_QNAN_V2(0), FP32_SNAN_V3(0), FP32_QNAN_V4(0), FP32_SNAN_V5(0), FP32_QNAN_V6(0) } }, \ 1262 1188 { /*src1 */ { FP32_SNAN(0), FP32_QNAN(0), FP32_SNAN(0), FP32_QNAN_V5(0), FP32_SNAN_V4(0), FP32_QNAN_V3(0), FP32_SNAN_V2(0), FP32_QNAN_V1(0) } }, \ … … 1264 1190 /*mxcsr:in */ 0, \ 1265 1191 /*128:out */ X86_MXCSR_IE, \ 1266 /*256:out */ X86_MXCSR_IE, \ 1267 /*xcpt? */ true, true }, \ 1192 /*256:out */ X86_MXCSR_IE }, \ 1268 1193 { { /*src2 */ { FP32_SNAN(0), FP32_SNAN_MAX(0), FP32_SNAN_MAX(0), FP32_SNAN(0), FP32_SNAN_V7(0), FP32_SNAN_V1(0), FP32_SNAN_V6(0), FP32_SNAN_V1(0) } }, \ 1269 1194 { /*src1 */ { FP32_SNAN(0), FP32_SNAN(0), FP32_SNAN(0), FP32_SNAN_MAX(0), FP32_SNAN_V5(0), FP32_SNAN_V3(0), FP32_SNAN_V1(0), FP32_SNAN_V2(0) } }, \ … … 1271 1196 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, \ 1272 1197 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE, \ 1273 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE, \ 1274 /*xcpt? */ true, true }, \ 1198 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE }, \ 1275 1199 { { /*src2 */ { FP32_QNAN(0), FP32_NORM_V1(0), FP32_QNAN_MAX(0), FP32_QNAN_V1(0), FP32_QNAN_V1(0), FP32_NORM_V3(1), FP32_QNAN_V5(0), FP32_NORM_V5(1) } }, \ 1276 1200 { /*src1 */ { FP32_QNAN(0), FP32_1(1), FP32_QNAN_MAX(1), FP32_NORM_V2(1), FP32_QNAN_V2(0), FP32_NORM_V4(0), FP32_QNAN_V4(1), FP32_NORM_V6(1) } }, \ … … 1278 1202 /*mxcsr:in */ 0, \ 1279 1203 /*128:out */ 0, \ 1280 /*256:out */ 0, \ 1281 /*xcpt? */ false, false }, \ 1204 /*256:out */ 0 }, \ 1282 1205 { { /*src2 */ { FP32_SNAN_MAX(1), FP32_1(0), FP32_SNAN_V1(0), FP32_NORM_V3(0), FP32_SNAN_V0(0), FP32_NORM_V3(1), FP32_SNAN_V6(0), FP32_NORM_V7(1) } }, \ 1283 1206 { /*src1 */ { FP32_SNAN(0), FP32_1(1), FP32_SNAN_MAX(0), FP32_NORM_V2(1), FP32_SNAN_V2(1), FP32_NORM_V4(0), FP32_SNAN_V4(1), FP32_NORM_V6(1) } }, \ … … 1285 1208 /*mxcsr:in */ X86_MXCSR_RC_UP, \ 1286 1209 /*128:out */ X86_MXCSR_RC_UP | X86_MXCSR_IE, \ 1287 /*256:out */ X86_MXCSR_RC_UP | X86_MXCSR_IE, \ 1288 /*xcpt? */ true, true }, \ 1210 /*256:out */ X86_MXCSR_RC_UP | X86_MXCSR_IE }, \ 1289 1211 1290 1212 /** … … 1298 1220 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1299 1221 /*128:out */ X86_MXCSR_XCPT_MASK, \ 1300 /*256:out */ X86_MXCSR_XCPT_MASK, \ 1301 /*xcpt? */ false, false }, \ 1222 /*256:out */ X86_MXCSR_XCPT_MASK }, \ 1302 1223 { { /*src2 */ { FP64_QNAN(0), FP64_SNAN(0), FP64_QNAN_MAX(0), FP64_QNAN_V1(0) } }, \ 1303 1224 { /*src1 */ { FP64_QNAN(0), FP64_SNAN(0), FP64_QNAN(0), FP64_SNAN_V2(0) } }, \ … … 1305 1226 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1306 1227 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1307 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1308 /*xcpt? */ false, false }, \ 1228 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, \ 1309 1229 { { /*src2 */ { FP64_SNAN_MAX(0), FP64_QNAN_V2(0), FP64_SNAN_V1(0), FP64_QNAN_V2(0) } }, \ 1310 1230 { /*src1 */ { FP64_SNAN(0), FP64_QNAN(0), FP64_SNAN(0), FP64_QNAN_V3(0) } }, \ … … 1312 1232 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1313 1233 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1314 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1315 /*xcpt? */ false, false }, \ 1234 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, \ 1316 1235 { { /*src2 */ { FP64_SNAN(0), FP64_SNAN_MAX(0), FP64_SNAN_MAX(0), FP64_SNAN(0) } }, \ 1317 1236 { /*src1 */ { FP64_SNAN(0), FP64_SNAN(0), FP64_SNAN(0), FP64_SNAN_MAX(0) } }, \ … … 1319 1238 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1320 1239 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1321 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1322 /*xcpt? */ false, false }, \ 1240 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, \ 1323 1241 { { /*src2 */ { FP64_QNAN(0), FP64_NORM_V1(0), FP64_QNAN_MAX(0), FP64_QNAN_V1(0) } }, \ 1324 1242 { /*src1 */ { FP64_QNAN(0), FP64_1(1), FP64_QNAN_MAX(1), FP64_NORM_V2(1) } }, \ … … 1326 1244 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1327 1245 /*128:out */ X86_MXCSR_XCPT_MASK, \ 1328 /*256:out */ X86_MXCSR_XCPT_MASK, \ 1329 /*xcpt? */ false, false }, \ 1246 /*256:out */ X86_MXCSR_XCPT_MASK }, \ 1330 1247 { { /*src2 */ { FP64_SNAN_MAX(1), FP64_1(0), FP64_SNAN_V1(0), FP64_NORM_V3(0) } }, \ 1331 1248 { /*src1 */ { FP64_SNAN(0), FP64_1(1), FP64_SNAN_MAX(0), FP64_NORM_V2(1) } }, \ … … 1333 1250 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1334 1251 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1335 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1336 /*xcpt? */ false, false }, \ 1252 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, \ 1337 1253 { { /*src2 */ { FP64_QNAN_MAX(0), FP64_QNAN(0), FP64_QNAN_V0(0), FP64_QNAN_V1(0) } }, \ 1338 1254 { /*src1 */ { FP64_QNAN(0), FP64_QNAN(0), FP64_QNAN(0), FP64_QNAN_MAX(0) } }, \ … … 1340 1256 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, \ 1341 1257 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, \ 1342 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, \ 1343 /*xcpt? */ false, false }, \ 1258 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, \ 1344 1259 { { /*src2 */ { FP64_QNAN(0), FP64_SNAN(0), FP64_QNAN_MAX(0), FP64_QNAN_V1(0) } }, \ 1345 1260 { /*src1 */ { FP64_QNAN(0), FP64_SNAN(0), FP64_QNAN(0), FP64_SNAN_V2(0) } }, \ … … 1347 1262 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_UP, \ 1348 1263 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_UP | X86_MXCSR_IE, \ 1349 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_UP | X86_MXCSR_IE, \ 1350 /*xcpt? */ true, true }, \ 1264 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_UP | X86_MXCSR_IE }, \ 1351 1265 { { /*src2 */ { FP64_SNAN_MAX(0), FP64_QNAN_V2(0), FP64_SNAN_V1(0), FP64_QNAN_V2(0) } }, \ 1352 1266 { /*src1 */ { FP64_SNAN(0), FP64_QNAN(0), FP64_SNAN(0), FP64_QNAN_V3(0) } }, \ … … 1354 1268 /*mxcsr:in */ 0, \ 1355 1269 /*128:out */ X86_MXCSR_IE, \ 1356 /*256:out */ X86_MXCSR_IE, \ 1357 /*xcpt? */ true, true }, \ 1270 /*256:out */ X86_MXCSR_IE }, \ 1358 1271 { { /*src2 */ { FP64_SNAN(0), FP64_SNAN_MAX(0), FP64_SNAN_MAX(0), FP64_SNAN(0) } }, \ 1359 1272 { /*src1 */ { FP64_SNAN(0), FP64_SNAN(0), FP64_SNAN(0), FP64_SNAN_MAX(0) } }, \ … … 1361 1274 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, \ 1362 1275 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE, \ 1363 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE, \ 1364 /*xcpt? */ true, true }, \ 1276 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE }, \ 1365 1277 { { /*src2 */ { FP64_QNAN(0), FP64_NORM_V1(0), FP64_QNAN_MAX(0), FP64_QNAN_V1(0) } }, \ 1366 1278 { /*src1 */ { FP64_QNAN(0), FP64_1(1), FP64_QNAN_MAX(1), FP64_NORM_V2(1) } }, \ … … 1368 1280 /*mxcsr:in */ 0, \ 1369 1281 /*128:out */ 0, \ 1370 /*256:out */ 0, \ 1371 /*xcpt? */ false, false }, \ 1282 /*256:out */ 0 }, \ 1372 1283 /*11*/{ { /*src2 */ { FP64_SNAN_MAX(1), FP64_1(0), FP64_SNAN_V1(0), FP64_NORM_V3(0) } }, \ 1373 1284 { /*src1 */ { FP64_SNAN(0), FP64_1(1), FP64_SNAN_MAX(0), FP64_NORM_V2(1) } }, \ … … 1375 1286 /*mxcsr:in */ X86_MXCSR_RC_UP, \ 1376 1287 /*128:out */ X86_MXCSR_RC_UP | X86_MXCSR_IE, \ 1377 /*256:out */ X86_MXCSR_RC_UP | X86_MXCSR_IE, \ 1378 /*xcpt? */ true, true }, \ 1288 /*256:out */ X86_MXCSR_RC_UP | X86_MXCSR_IE }, \ 1379 1289 1380 1290 /** … … 1388 1298 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1389 1299 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1390 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1391 /*xcpt? */ false, false }, \ 1300 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, \ 1392 1301 { { /*src2 */ { FP32_QNAN(0), FP32_QNAN_MAX(0), FP32_QNAN_V0(0), FP32_QNAN_V1(0), FP32_QNAN_V2(0), FP32_QNAN_V3(0), FP32_QNAN_V4(0), FP32_QNAN_V5(0) } }, \ 1393 1302 { /*src1 */ { FP32_SNAN(0), FP32_SNAN(0), FP32_SNAN_MAX(0), FP32_SNAN_V2(0), FP32_SNAN_V6(0), FP32_SNAN_V2(0), FP32_SNAN_V1(0), FP32_SNAN_V4(0) } }, \ … … 1395 1304 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1396 1305 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1397 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1398 /*xcpt? */ false, false }, \ 1306 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, \ 1399 1307 { { /*src2 */ { FP32_SNAN(0), FP32_SNAN(0), FP32_SNAN_V1(0), FP32_SNAN_V1(0), FP32_SNAN_V3(0), FP32_SNAN_V4(0), FP32_SNAN_V5(0), FP32_SNAN_V6(0) } }, \ 1400 1308 { /*src1 */ { FP32_QNAN(0), FP32_QNAN_MAX(0), FP32_QNAN_V6(0), FP32_QNAN_V5(0), FP32_QNAN_V4(0), FP32_QNAN_V3(0), FP32_QNAN_V2(0), FP32_QNAN_V1(0) } }, \ … … 1402 1310 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, \ 1403 1311 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_IE, \ 1404 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_IE, \ 1405 /*xcpt? */ false, false }, \ 1312 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_IE }, \ 1406 1313 { { /*src2 */ { FP32_SNAN(0), FP32_SNAN(0), FP32_SNAN_V1(0), FP32_SNAN_V2(0), FP32_SNAN_V7(0), FP32_SNAN_V1(0), FP32_SNAN_V6(0), FP32_SNAN_V1(0) } }, \ 1407 1314 { /*src1 */ { FP32_SNAN(0), FP32_SNAN_MAX(0), FP32_SNAN_V4(0), FP32_SNAN_V3(0), FP32_SNAN_V5(0), FP32_SNAN_V3(0), FP32_SNAN_V1(0), FP32_SNAN_V2(0) } }, \ … … 1409 1316 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1410 1317 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1411 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1412 /*xcpt? */ false, false }, \ 1318 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, \ 1413 1319 { { /*src2 */ { FP32_QNAN(0), FP32_QNAN_MAX(1), FP32_NORM_V0(1), FP32_QNAN_V1(0), FP32_NORM_V3(0), FP32_QNAN_V3(1), FP32_NORM_V5(0), FP32_QNAN_V5(1) } }, \ 1414 1320 { /*src1 */ { FP32_1(0), FP32_1(1), FP32_QNAN_V0(1), FP32_NORM_V2(1), FP32_QNAN_V2(0), FP32_NORM_V4(0), FP32_QNAN_V4(1), FP32_NORM_V6(1) } }, \ … … 1416 1322 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1417 1323 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1418 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1419 /*xcpt? */ false, false }, \ 1324 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, \ 1420 1325 { { /*src2 */ { FP32_SNAN(1), FP32_SNAN_MAX(1), FP32_NORM_V0(1), FP32_SNAN_V1(0), FP32_NORM_V3(0), FP32_SNAN_V3(1), FP32_NORM_V5(0), FP32_SNAN_V5(1) } }, \ 1421 1326 { /*src1 */ { FP32_1(0), FP32_1(0), FP32_SNAN_V0(1), FP32_NORM_V2(1), FP32_SNAN_V2(1), FP32_NORM_V4(0), FP32_SNAN_V4(1), FP32_NORM_V6(1) } }, \ … … 1423 1328 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1424 1329 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1425 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1426 /*xcpt? */ false, false }, \ 1330 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, \ 1427 1331 { { /*src2 */ { FP32_QNAN(0), FP32_QNAN_MAX(0), FP32_QNAN_V0(0), FP32_QNAN_V1(0), FP32_QNAN_V2(0), FP32_QNAN_V3(0), FP32_QNAN_V4(0), FP32_QNAN_V5(0) } }, \ 1428 1332 { /*src1 */ { FP32_QNAN(0), FP32_QNAN(0), FP32_QNAN_MAX(0), FP32_QNAN_V2(0), FP32_QNAN_V6(0), FP32_QNAN_V2(0), FP32_QNAN_V1(0), FP32_QNAN_V4(0) } }, \ … … 1430 1334 /*mxcsr:in */ 0, \ 1431 1335 /*128:out */ X86_MXCSR_IE, \ 1432 /*256:out */ X86_MXCSR_IE, \ 1433 /*xcpt? */ true, true }, \ 1336 /*256:out */ X86_MXCSR_IE }, \ 1434 1337 { { /*src2 */ { FP32_QNAN(0), FP32_QNAN_MAX(0), FP32_QNAN_V0(0), FP32_QNAN_V1(0), FP32_QNAN_V2(0), FP32_QNAN_V3(0), FP32_QNAN_V4(0), FP32_QNAN_V5(0) } }, \ 1435 1338 { /*src1 */ { FP32_SNAN(0), FP32_SNAN(0), FP32_SNAN_MAX(0), FP32_SNAN_V2(0), FP32_SNAN_V6(0), FP32_SNAN_V2(0), FP32_SNAN_V1(0), FP32_SNAN_V4(0) } }, \ … … 1437 1340 /*mxcsr:in */ 0, \ 1438 1341 /*128:out */ X86_MXCSR_IE, \ 1439 /*256:out */ X86_MXCSR_IE, \ 1440 /*xcpt? */ true, true }, \ 1342 /*256:out */ X86_MXCSR_IE }, \ 1441 1343 { { /*src2 */ { FP32_SNAN(0), FP32_SNAN(0), FP32_SNAN_V1(0), FP32_SNAN_V1(0), FP32_SNAN_V3(0), FP32_SNAN_V4(0), FP32_SNAN_V5(0), FP32_SNAN_V6(0) } }, \ 1442 1344 { /*src1 */ { FP32_QNAN(0), FP32_QNAN_MAX(0), FP32_QNAN_V6(0), FP32_QNAN_V5(0), FP32_QNAN_V4(0), FP32_QNAN_V3(0), FP32_QNAN_V2(0), FP32_QNAN_V1(0) } }, \ … … 1444 1346 /*mxcsr:in */ 0, \ 1445 1347 /*128:out */ X86_MXCSR_IE, \ 1446 /*256:out */ X86_MXCSR_IE, \ 1447 /*xcpt? */ true, true }, \ 1348 /*256:out */ X86_MXCSR_IE }, \ 1448 1349 { { /*src2 */ { FP32_SNAN(0), FP32_SNAN(0), FP32_SNAN_V1(0), FP32_SNAN_V2(0), FP32_SNAN_V7(0), FP32_SNAN_V1(0), FP32_SNAN_V6(0), FP32_SNAN_V1(0) } }, \ 1449 1350 { /*src1 */ { FP32_SNAN(0), FP32_SNAN_MAX(0), FP32_SNAN_V4(0), FP32_SNAN_V3(0), FP32_SNAN_V5(0), FP32_SNAN_V3(0), FP32_SNAN_V1(0), FP32_SNAN_V2(0) } }, \ … … 1451 1352 /*mxcsr:in */ 0, \ 1452 1353 /*128:out */ X86_MXCSR_IE, \ 1453 /*256:out */ X86_MXCSR_IE, \ 1454 /*xcpt? */ true, true }, \ 1354 /*256:out */ X86_MXCSR_IE }, \ 1455 1355 1456 1356 /** … … 1464 1364 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1465 1365 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1466 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1467 /*xcpt? */ false, false }, \ 1366 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, \ 1468 1367 { { /*src2 */ { FP64_QNAN(0), FP64_QNAN_MAX(0), FP64_QNAN_V0(0), FP64_QNAN_V1(0) } }, \ 1469 1368 { /*src1 */ { FP64_SNAN(0), FP64_SNAN(0), FP64_SNAN_MAX(0), FP64_SNAN_V2(0) } }, \ … … 1471 1370 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1472 1371 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1473 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1474 /*xcpt? */ false, false }, \ 1372 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, \ 1475 1373 { { /*src2 */ { FP64_SNAN(0), FP64_SNAN(0), FP64_SNAN_V1(0), FP64_SNAN_V1(0) } }, \ 1476 1374 { /*src1 */ { FP64_QNAN(0), FP64_QNAN_MAX(0), FP64_QNAN_V2(0), FP64_QNAN_V3(0) } }, \ … … 1478 1376 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, \ 1479 1377 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_IE, \ 1480 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_IE, \ 1481 /*xcpt? */ false, false }, \ 1378 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_IE }, \ 1482 1379 { { /*src2 */ { FP64_SNAN(0), FP64_SNAN(0), FP64_SNAN_V1(0), FP64_SNAN_V2(0) } }, \ 1483 1380 { /*src1 */ { FP64_SNAN(0), FP64_SNAN_MAX(0), FP64_SNAN_V2(0), FP64_SNAN_V3(0) } }, \ … … 1485 1382 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1486 1383 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1487 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1488 /*xcpt? */ false, false }, \ 1384 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, \ 1489 1385 { { /*src2 */ { FP64_QNAN(0), FP64_QNAN_MAX(1), FP64_NORM_V0(1), FP64_QNAN_V1(0) } }, \ 1490 1386 { /*src1 */ { FP64_1(0), FP64_1(1), FP64_QNAN_V0(1), FP64_NORM_V2(1) } }, \ … … 1492 1388 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1493 1389 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1494 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1495 /*xcpt? */ false, false }, \ 1390 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, \ 1496 1391 { { /*src2 */ { FP64_SNAN(1), FP64_SNAN_MAX(1), FP64_NORM_V0(1), FP64_SNAN_V1(0) } }, \ 1497 1392 { /*src1 */ { FP64_1(0), FP64_1(0), FP64_SNAN_V0(1), FP64_NORM_V2(1) } }, \ … … 1499 1394 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1500 1395 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1501 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1502 /*xcpt? */ false, false }, \ 1396 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, \ 1503 1397 { { /*src2 */ { FP64_QNAN(0), FP64_QNAN_MAX(0), FP64_QNAN_V0(0), FP64_QNAN_V1(0) } }, \ 1504 1398 { /*src1 */ { FP64_QNAN(0), FP64_QNAN(0), FP64_QNAN_MAX(0), FP64_QNAN_V2(0) } }, \ … … 1506 1400 /*mxcsr:in */ 0, \ 1507 1401 /*128:out */ X86_MXCSR_IE, \ 1508 /*256:out */ X86_MXCSR_IE, \ 1509 /*xcpt? */ true, true }, \ 1402 /*256:out */ X86_MXCSR_IE }, \ 1510 1403 { { /*src2 */ { FP64_QNAN(0), FP64_QNAN_MAX(0), FP64_QNAN_V0(0), FP64_QNAN_V1(0) } }, \ 1511 1404 { /*src1 */ { FP64_SNAN(0), FP64_SNAN(0), FP64_SNAN_MAX(0), FP64_SNAN_V2(0) } }, \ … … 1513 1406 /*mxcsr:in */ 0, \ 1514 1407 /*128:out */ X86_MXCSR_IE, \ 1515 /*256:out */ X86_MXCSR_IE, \ 1516 /*xcpt? */ true, true }, \ 1408 /*256:out */ X86_MXCSR_IE }, \ 1517 1409 { { /*src2 */ { FP64_SNAN(0), FP64_SNAN(0), FP64_SNAN_V1(0), FP64_SNAN_V1(0) } }, \ 1518 1410 { /*src1 */ { FP64_QNAN(0), FP64_QNAN_MAX(0), FP64_QNAN_V2(0), FP64_QNAN_V3(0) } }, \ … … 1520 1412 /*mxcsr:in */ 0, \ 1521 1413 /*128:out */ X86_MXCSR_IE, \ 1522 /*256:out */ X86_MXCSR_IE, \ 1523 /*xcpt? */ true, true }, \ 1414 /*256:out */ X86_MXCSR_IE }, \ 1524 1415 { { /*src2 */ { FP64_SNAN(0), FP64_SNAN(0), FP64_SNAN_V1(0), FP64_SNAN_V2(0) } }, \ 1525 1416 { /*src1 */ { FP64_SNAN(0), FP64_SNAN_MAX(0), FP64_SNAN_V2(0), FP64_SNAN_V3(0) } }, \ … … 1527 1418 /*mxcsr:in */ 0, \ 1528 1419 /*128:out */ X86_MXCSR_IE, \ 1529 /*256:out */ X86_MXCSR_IE, \ 1530 /*xcpt? */ true, true }, \ 1420 /*256:out */ X86_MXCSR_IE }, \ 1531 1421 1532 1422 /** … … 1541 1431 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1542 1432 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1543 /*256:out */ -1, \ 1544 /*xcpt? */ false, false }, \ 1433 /*256:out */ -1 }, \ 1545 1434 { { /*src2 */ { FP32_QNAN_MAX(0), FP32_RAND_V0(0), FP32_RAND_V1(1), FP32_RAND_V2(0), FP32_RAND_V3(0), FP32_RAND_V4(1), FP32_RAND_V5(0), FP32_RAND_V6(1) } }, \ 1546 1435 { /*src1 */ { FP32_QNAN(0), FP32_RAND_V7(1), FP32_RAND_V6(0), FP32_RAND_V5(1), FP32_RAND_V4(1), FP32_RAND_V3(1), FP32_RAND_V2(0), FP32_RAND_V1(0) } }, \ … … 1548 1437 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1549 1438 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1550 /*256:out */ -1, \ 1551 /*xcpt? */ false, false }, \ 1439 /*256:out */ -1 }, \ 1552 1440 { { /*src2 */ { FP32_QNAN_V0(0), FP32_RAND_V0(1), FP32_RAND_V7(1), FP32_RAND_V2(0), FP32_RAND_V3(1), FP32_RAND_V4(0), FP32_RAND_V1(0), FP32_RAND_V2(0) } }, \ 1553 1441 { /*src1 */ { FP32_QNAN_MAX(0), FP32_RAND_V1(0), FP32_RAND_V7(0), FP32_RAND_V2(1), FP32_RAND_V6(1), FP32_RAND_V3(1), FP32_RAND_V5(0), FP32_RAND_V4(1) } }, \ … … 1555 1443 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1556 1444 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1557 /*256:out */ -1, \ 1558 /*xcpt? */ false, false }, \ 1445 /*256:out */ -1 }, \ 1559 1446 /* QNan, SNan (Masked). */ \ 1560 1447 { { /*src2 */ { FP32_QNAN(0), FP32_RAND_V6(0), FP32_RAND_V5(1), FP32_RAND_V4(0), FP32_RAND_V2(0), FP32_RAND_V2(1), FP32_RAND_V1(0), FP32_RAND_V0(1) } }, \ … … 1563 1450 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1564 1451 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1565 /*256:out */ -1, \ 1566 /*xcpt? */ false, false }, \ 1452 /*256:out */ -1 }, \ 1567 1453 { { /*src2 */ { FP32_QNAN_MAX(0), FP32_RAND_V2(1), FP32_RAND_V3(0), FP32_RAND_V1(1), FP32_RAND_V0(1), FP32_RAND_V4(1), FP32_RAND_V5(1), FP32_RAND_V6(1) } }, \ 1568 1454 { /*src1 */ { FP32_SNAN(0), FP32_RAND_V1(1), FP32_RAND_V4(0), FP32_RAND_V5(0), FP32_RAND_V2(1), FP32_RAND_V0(0), FP32_RAND_V1(0), FP32_RAND_V3(0) } }, \ … … 1570 1456 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1571 1457 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1572 /*256:out */ -1, \ 1573 /*xcpt? */ false, false }, \ 1458 /*256:out */ -1 }, \ 1574 1459 { { /*src2 */ { FP32_QNAN_V0(0), FP32_RAND_V1(1), FP32_RAND_V3(0), FP32_RAND_V1(1), FP32_RAND_V0(0), FP32_RAND_V4(1), FP32_RAND_V5(1), FP32_RAND_V6(1) } }, \ 1575 1460 { /*src1 */ { FP32_SNAN_MAX(0), FP32_RAND_V3(0), FP32_RAND_V5(0), FP32_RAND_V2(1), FP32_RAND_V0(0), FP32_RAND_V6(0), FP32_RAND_V7(1), FP32_RAND_V1(0) } }, \ … … 1577 1462 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1578 1463 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1579 /*256:out */ -1, \ 1580 /*xcpt? */ false, false }, \ 1464 /*256:out */ -1 }, \ 1581 1465 /* SNan, QNan (Masked). */ \ 1582 1466 { { /*src2 */ { FP32_SNAN(0), FP32_RAND_V2(1), FP32_RAND_V3(0), FP32_RAND_V1(1), FP32_RAND_V0(1), FP32_RAND_V4(1), FP32_RAND_V5(1), FP32_RAND_V6(1) } }, \ … … 1585 1469 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, \ 1586 1470 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_IE, \ 1587 /*256:out */ -1, \ 1588 /*xcpt? */ false, false }, \ 1471 /*256:out */ -1 }, \ 1589 1472 { { /*src2 */ { FP32_SNAN(0), FP32_RAND_V1(1), FP32_RAND_V3(0), FP32_RAND_V1(1), FP32_RAND_V3(0), FP32_RAND_V4(1), FP32_RAND_V5(1), FP32_RAND_V7(1) } }, \ 1590 1473 { /*src1 */ { FP32_QNAN_MAX(0), FP32_RAND_V2(0), FP32_RAND_V4(0), FP32_RAND_V3(1), FP32_RAND_V2(0), FP32_RAND_V6(0), FP32_RAND_V7(1), FP32_RAND_V2(0) } }, \ … … 1592 1475 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1593 1476 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1594 /*256:out */ -1, \ 1595 /*xcpt? */ false, false }, \ 1477 /*256:out */ -1 }, \ 1596 1478 { { /*src2 */ { FP32_SNAN_V1(0), FP32_RAND_V1(1), FP32_RAND_V7(1), FP32_RAND_V2(0), FP32_RAND_V3(1), FP32_RAND_V4(0), FP32_RAND_V1(0), FP32_RAND_V2(0) } }, \ 1597 1479 { /*src1 */ { FP32_QNAN_V6(0), FP32_RAND_V2(0), FP32_RAND_V3(0), FP32_RAND_V4(1), FP32_RAND_V5(1), FP32_RAND_V0(1), FP32_RAND_V2(0), FP32_RAND_V3(1) } }, \ … … 1599 1481 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1600 1482 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1601 /*256:out */ -1, \ 1602 /*xcpt? */ false, false }, \ 1483 /*256:out */ -1 }, \ 1603 1484 /* SNan, SNan (Masked). */ \ 1604 1485 { { /*src2 */ { FP32_SNAN(0), FP32_RAND_V1(1), FP32_RAND_V7(1), FP32_RAND_V2(0), FP32_RAND_V3(1), FP32_RAND_V4(0), FP32_RAND_V1(0), FP32_RAND_V2(0) } }, \ … … 1607 1488 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1608 1489 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1609 /*256:out */ -1, \ 1610 /*xcpt? */ false, false }, \ 1490 /*256:out */ -1 }, \ 1611 1491 { { /*src2 */ { FP32_SNAN(0), FP32_RAND_V1(0), FP32_RAND_V7(1), FP32_RAND_V2(1), FP32_RAND_V3(0), FP32_RAND_V4(1), FP32_RAND_V1(1), FP32_RAND_V2(1) } }, \ 1612 1492 { /*src1 */ { FP32_SNAN_MAX(0), FP32_RAND_V7(0), FP32_RAND_V5(0), FP32_RAND_V7(1), FP32_RAND_V6(1), FP32_RAND_V5(1), FP32_RAND_V3(0), FP32_RAND_V2(1) } }, \ … … 1614 1494 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1615 1495 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1616 /*256:out */ -1, \ 1617 /*xcpt? */ false, false }, \ 1496 /*256:out */ -1 }, \ 1618 1497 { { /*src2 */ { FP32_SNAN_V1(0), FP32_RAND_V1(1), FP32_RAND_V6(1), FP32_RAND_V2(0), FP32_RAND_V3(1), FP32_RAND_V4(0), FP32_RAND_V1(0), FP32_RAND_V2(0) } }, \ 1619 1498 { /*src1 */ { FP32_SNAN_V4(0), FP32_RAND_V2(1), FP32_RAND_V3(1), FP32_RAND_V1(1), FP32_RAND_V4(0), FP32_RAND_V3(0), FP32_RAND_V0(0), FP32_RAND_V0(1) } }, \ … … 1621 1500 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1622 1501 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1623 /*256:out */ -1, \ 1624 /*xcpt? */ false, false }, \ 1502 /*256:out */ -1 }, \ 1625 1503 /* QNan, Normal (Masked). */ \ 1626 1504 { { /*src2 */ { FP32_QNAN(0), FP32_RAND_V3(1), FP32_RAND_V2(1), FP32_RAND_V2(0), FP32_RAND_V5(1), FP32_RAND_V4(0), FP32_RAND_V1(0), FP32_RAND_V2(0) } }, \ … … 1629 1507 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1630 1508 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1631 /*256:out */ -1, \ 1632 /*xcpt? */ false, false }, \ 1509 /*256:out */ -1 }, \ 1633 1510 /* SNan, Normal (Masked). */ \ 1634 1511 { { /*src2 */ { FP32_SNAN(1), FP32_RAND_V0(1), FP32_RAND_V2(1), FP32_RAND_V2(0), FP32_RAND_V5(1), FP32_RAND_V4(0), FP32_RAND_V1(0), FP32_RAND_V2(0) } }, \ … … 1637 1514 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1638 1515 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1639 /*256:out */ -1, \ 1640 /*xcpt? */ false, false }, \ 1516 /*256:out */ -1 }, \ 1641 1517 /* QNan, QNan (Unmasked). */ \ 1642 1518 { { /*src2 */ { FP32_QNAN(0), FP32_RAND_V2(0), FP32_RAND_V7(1), FP32_RAND_V6(0), FP32_RAND_V2(0), FP32_RAND_V1(1), FP32_RAND_V7(0), FP32_RAND_V2(1) } }, \ … … 1645 1521 /*mxcsr:in */ 0, \ 1646 1522 /*128:out */ X86_MXCSR_IE, \ 1647 /*256:out */ -1, \ 1648 /*xcpt? */ true, true }, \ 1523 /*256:out */ -1 }, \ 1649 1524 { { /*src2 */ { FP32_QNAN_MAX(0), FP32_RAND_V0(0), FP32_RAND_V1(1), FP32_RAND_V2(0), FP32_RAND_V3(0), FP32_RAND_V4(1), FP32_RAND_V5(0), FP32_RAND_V6(1) } }, \ 1650 1525 { /*src1 */ { FP32_QNAN(0), FP32_RAND_V7(1), FP32_RAND_V6(0), FP32_RAND_V5(1), FP32_RAND_V4(1), FP32_RAND_V3(1), FP32_RAND_V2(0), FP32_RAND_V1(0) } }, \ … … 1652 1527 /*mxcsr:in */ 0, \ 1653 1528 /*128:out */ X86_MXCSR_IE, \ 1654 /*256:out */ -1, \ 1655 /*xcpt? */ true, true }, \ 1529 /*256:out */ -1 }, \ 1656 1530 { { /*src2 */ { FP32_QNAN_V0(0), FP32_RAND_V0(1), FP32_RAND_V7(1), FP32_RAND_V2(0), FP32_RAND_V3(1), FP32_RAND_V4(0), FP32_RAND_V1(0), FP32_RAND_V2(0) } }, \ 1657 1531 { /*src1 */ { FP32_QNAN_MAX(0), FP32_RAND_V1(0), FP32_RAND_V7(0), FP32_RAND_V2(1), FP32_RAND_V6(1), FP32_RAND_V3(1), FP32_RAND_V5(0), FP32_RAND_V4(1) } }, \ … … 1659 1533 /*mxcsr:in */ 0, \ 1660 1534 /*128:out */ X86_MXCSR_IE, \ 1661 /*256:out */ -1, \ 1662 /*xcpt? */ true, true }, \ 1535 /*256:out */ -1 }, \ 1663 1536 /* QNan, SNan (Unmasked). */ \ 1664 1537 { { /*src2 */ { FP32_QNAN(0), FP32_RAND_V6(0), FP32_RAND_V5(1), FP32_RAND_V4(0), FP32_RAND_V2(0), FP32_RAND_V2(1), FP32_RAND_V1(0), FP32_RAND_V0(1) } }, \ … … 1667 1540 /*mxcsr:in */ 0, \ 1668 1541 /*128:out */ X86_MXCSR_IE, \ 1669 /*256:out */ -1, \ 1670 /*xcpt? */ true, true }, \ 1542 /*256:out */ -1 }, \ 1671 1543 { { /*src2 */ { FP32_QNAN_MAX(0), FP32_RAND_V2(1), FP32_RAND_V3(0), FP32_RAND_V1(1), FP32_RAND_V0(1), FP32_RAND_V4(1), FP32_RAND_V5(1), FP32_RAND_V6(1) } }, \ 1672 1544 { /*src1 */ { FP32_SNAN(0), FP32_RAND_V1(1), FP32_RAND_V4(0), FP32_RAND_V5(0), FP32_RAND_V2(1), FP32_RAND_V0(0), FP32_RAND_V1(0), FP32_RAND_V3(0) } }, \ … … 1674 1546 /*mxcsr:in */ 0, \ 1675 1547 /*128:out */ X86_MXCSR_IE, \ 1676 /*256:out */ -1, \ 1677 /*xcpt? */ true, true }, \ 1548 /*256:out */ -1 }, \ 1678 1549 { { /*src2 */ { FP32_QNAN_V0(0), FP32_RAND_V1(1), FP32_RAND_V3(0), FP32_RAND_V1(1), FP32_RAND_V0(0), FP32_RAND_V4(1), FP32_RAND_V5(1), FP32_RAND_V6(1) } }, \ 1679 1550 { /*src1 */ { FP32_SNAN_MAX(0), FP32_RAND_V3(0), FP32_RAND_V5(0), FP32_RAND_V2(1), FP32_RAND_V0(0), FP32_RAND_V6(0), FP32_RAND_V7(1), FP32_RAND_V1(0) } }, \ … … 1681 1552 /*mxcsr:in */ 0, \ 1682 1553 /*128:out */ X86_MXCSR_IE, \ 1683 /*256:out */ -1, \ 1684 /*xcpt? */ true, true }, \ 1554 /*256:out */ -1 }, \ 1685 1555 /* SNan, QNan (Unmasked). */ \ 1686 1556 { { /*src2 */ { FP32_SNAN(0), FP32_RAND_V2(1), FP32_RAND_V3(0), FP32_RAND_V1(1), FP32_RAND_V0(1), FP32_RAND_V4(1), FP32_RAND_V5(1), FP32_RAND_V6(1) } }, \ … … 1689 1559 /*mxcsr:in */ X86_MXCSR_FZ, \ 1690 1560 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_IE, \ 1691 /*256:out */ -1, \ 1692 /*xcpt? */ true, true }, \ 1561 /*256:out */ -1 }, \ 1693 1562 { { /*src2 */ { FP32_SNAN(0), FP32_RAND_V1(1), FP32_RAND_V3(0), FP32_RAND_V1(1), FP32_RAND_V3(0), FP32_RAND_V4(1), FP32_RAND_V5(1), FP32_RAND_V7(1) } }, \ 1694 1563 { /*src1 */ { FP32_QNAN_MAX(0), FP32_RAND_V2(0), FP32_RAND_V4(0), FP32_RAND_V3(1), FP32_RAND_V2(0), FP32_RAND_V6(0), FP32_RAND_V7(1), FP32_RAND_V2(0) } }, \ … … 1696 1565 /*mxcsr:in */ 0, \ 1697 1566 /*128:out */ X86_MXCSR_IE, \ 1698 /*256:out */ -1, \ 1699 /*xcpt? */ true, true }, \ 1567 /*256:out */ -1 }, \ 1700 1568 { { /*src2 */ { FP32_SNAN_V1(0), FP32_RAND_V1(1), FP32_RAND_V7(1), FP32_RAND_V2(0), FP32_RAND_V3(1), FP32_RAND_V4(0), FP32_RAND_V1(0), FP32_RAND_V2(0) } }, \ 1701 1569 { /*src1 */ { FP32_QNAN_V6(0), FP32_RAND_V2(0), FP32_RAND_V3(0), FP32_RAND_V4(1), FP32_RAND_V5(1), FP32_RAND_V0(1), FP32_RAND_V2(0), FP32_RAND_V3(1) } }, \ … … 1703 1571 /*mxcsr:in */ 0, \ 1704 1572 /*128:out */ X86_MXCSR_IE, \ 1705 /*256:out */ -1, \ 1706 /*xcpt? */ true, true }, \ 1573 /*256:out */ -1 }, \ 1707 1574 /* SNan, SNan (Unmasked). */ \ 1708 1575 { { /*src2 */ { FP32_SNAN(0), FP32_RAND_V1(1), FP32_RAND_V7(1), FP32_RAND_V2(0), FP32_RAND_V3(1), FP32_RAND_V4(0), FP32_RAND_V1(0), FP32_RAND_V2(0) } }, \ … … 1711 1578 /*mxcsr:in */ 0, \ 1712 1579 /*128:out */ X86_MXCSR_IE, \ 1713 /*256:out */ -1, \ 1714 /*xcpt? */ true, true }, \ 1580 /*256:out */ -1 }, \ 1715 1581 { { /*src2 */ { FP32_SNAN(0), FP32_RAND_V1(0), FP32_RAND_V7(1), FP32_RAND_V2(1), FP32_RAND_V3(0), FP32_RAND_V4(1), FP32_RAND_V1(1), FP32_RAND_V2(1) } }, \ 1716 1582 { /*src1 */ { FP32_SNAN_MAX(0), FP32_RAND_V7(0), FP32_RAND_V5(0), FP32_RAND_V7(1), FP32_RAND_V6(1), FP32_RAND_V5(1), FP32_RAND_V3(0), FP32_RAND_V2(1) } }, \ … … 1718 1584 /*mxcsr:in */ 0, \ 1719 1585 /*128:out */ X86_MXCSR_IE, \ 1720 /*256:out */ -1, \ 1721 /*xcpt? */ true, true }, \ 1586 /*256:out */ -1 }, \ 1722 1587 { { /*src2 */ { FP32_SNAN_V1(0), FP32_RAND_V1(1), FP32_RAND_V6(1), FP32_RAND_V2(0), FP32_RAND_V3(1), FP32_RAND_V4(0), FP32_RAND_V1(0), FP32_RAND_V2(0) } }, \ 1723 1588 { /*src1 */ { FP32_SNAN_V4(0), FP32_RAND_V2(1), FP32_RAND_V3(1), FP32_RAND_V1(1), FP32_RAND_V4(0), FP32_RAND_V3(0), FP32_RAND_V0(0), FP32_RAND_V0(1) } }, \ … … 1725 1590 /*mxcsr:in */ 0, \ 1726 1591 /*128:out */ X86_MXCSR_IE, \ 1727 /*256:out */ -1, \ 1728 /*xcpt? */ true, true }, \ 1592 /*256:out */ -1 }, \ 1729 1593 /* QNan, Normal (Unmasked). */ \ 1730 1594 { { /*src2 */ { FP32_QNAN(0), FP32_RAND_V3(1), FP32_RAND_V2(1), FP32_RAND_V2(0), FP32_RAND_V5(1), FP32_RAND_V4(0), FP32_RAND_V1(0), FP32_RAND_V2(0) } }, \ … … 1733 1597 /*mxcsr:in */ 0, \ 1734 1598 /*128:out */ X86_MXCSR_IE, \ 1735 /*256:out */ -1, \ 1736 /*xcpt? */ true, true }, \ 1599 /*256:out */ -1 }, \ 1737 1600 /* SNan, Normal (Unmasked). */ \ 1738 1601 { { /*src2 */ { FP32_SNAN(1), FP32_RAND_V0(1), FP32_RAND_V2(1), FP32_RAND_V2(0), FP32_RAND_V5(1), FP32_RAND_V4(0), FP32_RAND_V1(0), FP32_RAND_V2(0) } }, \ … … 1741 1604 /*mxcsr:in */ 0, \ 1742 1605 /*128:out */ X86_MXCSR_IE, \ 1743 /*256:out */ -1, \ 1744 /*xcpt? */ true, true }, \ 1606 /*256:out */ -1 }, \ 1745 1607 1746 1608 /** … … 1755 1617 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1756 1618 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1757 /*256:out */ -1, \ 1758 /*xcpt? */ false, false }, \ 1619 /*256:out */ -1 }, \ 1759 1620 { { /*src2 */ { FP64_QNAN_MAX(0), FP64_RAND_V0(0), FP64_RAND_V1(1), FP64_RAND_V2(0) } }, \ 1760 1621 { /*src1 */ { FP64_QNAN(0), FP64_RAND_V0(1), FP64_RAND_V1(0), FP64_RAND_V3(1) } }, \ … … 1762 1623 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1763 1624 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1764 /*256:out */ -1, \ 1765 /*xcpt? */ false, false }, \ 1625 /*256:out */ -1 }, \ 1766 1626 { { /*src2 */ { FP64_QNAN_V0(0), FP64_RAND_V0(1), FP64_RAND_V0(1), FP64_RAND_V2(0) } }, \ 1767 1627 { /*src1 */ { FP64_QNAN_MAX(0), FP64_RAND_V1(0), FP64_RAND_V0(0), FP64_RAND_V2(1) } }, \ … … 1769 1629 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1770 1630 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1771 /*256:out */ -1, \ 1772 /*xcpt? */ false, false }, \ 1631 /*256:out */ -1 }, \ 1773 1632 /* QNan, SNan (Masked). */ \ 1774 1633 { { /*src2 */ { FP64_QNAN(0), FP64_RAND_V1(0), FP64_RAND_V3(1), FP64_RAND_V2(0) } }, \ … … 1777 1636 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1778 1637 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1779 /*256:out */ -1, \ 1780 /*xcpt? */ false, false }, \ 1638 /*256:out */ -1 }, \ 1781 1639 { { /*src2 */ { FP64_QNAN_MAX(0), FP64_RAND_V2(1), FP64_RAND_V3(0), FP64_RAND_V1(1) } }, \ 1782 1640 { /*src1 */ { FP64_SNAN(0), FP64_RAND_V1(1), FP64_RAND_V2(0), FP64_RAND_V3(0) } }, \ … … 1784 1642 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1785 1643 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1786 /*256:out */ -1, \ 1787 /*xcpt? */ false, false }, \ 1644 /*256:out */ -1 }, \ 1788 1645 { { /*src2 */ { FP64_QNAN_V0(0), FP64_RAND_V1(1), FP64_RAND_V3(0), FP64_RAND_V1(1) } }, \ 1789 1646 { /*src1 */ { FP64_SNAN_MAX(0), FP64_RAND_V3(0), FP64_RAND_V3(0), FP64_RAND_V2(1) } }, \ … … 1791 1648 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1792 1649 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1793 /*256:out */ -1, \ 1794 /*xcpt? */ false, false }, \ 1650 /*256:out */ -1 }, \ 1795 1651 /* SNan, QNan (Masked). */ \ 1796 1652 { { /*src2 */ { FP64_SNAN(0), FP64_RAND_V2(1), FP64_RAND_V3(0), FP64_RAND_V1(1) } }, \ … … 1799 1655 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, \ 1800 1656 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_IE, \ 1801 /*256:out */ -1, \ 1802 /*xcpt? */ false, false }, \ 1657 /*256:out */ -1 }, \ 1803 1658 { { /*src2 */ { FP64_SNAN(0), FP64_RAND_V1(1), FP64_RAND_V3(0), FP64_RAND_V1(1) } }, \ 1804 1659 { /*src1 */ { FP64_QNAN_MAX(0), FP64_RAND_V2(0), FP64_RAND_V2(0), FP64_RAND_V3(1) } }, \ … … 1806 1661 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1807 1662 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1808 /*256:out */ -1, \ 1809 /*xcpt? */ false, false }, \ 1663 /*256:out */ -1 }, \ 1810 1664 { { /*src2 */ { FP64_SNAN_V1(0), FP64_RAND_V1(1), FP64_RAND_V0(1), FP64_RAND_V2(0) } }, \ 1811 1665 { /*src1 */ { FP64_QNAN_V1(0), FP64_RAND_V2(0), FP64_RAND_V3(0), FP64_RAND_V2(1) } }, \ … … 1813 1667 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1814 1668 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1815 /*256:out */ -1, \ 1816 /*xcpt? */ false, false }, \ 1669 /*256:out */ -1 }, \ 1817 1670 /* SNan, SNan (Masked). */ \ 1818 1671 { { /*src2 */ { FP64_SNAN(0), FP64_RAND_V1(1), FP64_RAND_V0(1), FP64_RAND_V2(0) } }, \ … … 1821 1674 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1822 1675 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1823 /*256:out */ -1, \ 1824 /*xcpt? */ false, false }, \ 1676 /*256:out */ -1 }, \ 1825 1677 { { /*src2 */ { FP64_SNAN(0), FP64_RAND_V1(0), FP64_RAND_V0(1), FP64_RAND_V2(1) } }, \ 1826 1678 { /*src1 */ { FP64_SNAN_MAX(0), FP64_RAND_V0(0), FP64_RAND_V3(0), FP64_RAND_V0(1) } }, \ … … 1828 1680 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1829 1681 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1830 /*256:out */ -1, \ 1831 /*xcpt? */ false, false }, \ 1682 /*256:out */ -1 }, \ 1832 1683 { { /*src2 */ { FP64_SNAN_V1(0), FP64_RAND_V1(1), FP64_RAND_V1(1), FP64_RAND_V2(0) } }, \ 1833 1684 { /*src1 */ { FP64_SNAN_V2(0), FP64_RAND_V2(1), FP64_RAND_V3(1), FP64_RAND_V1(1) } }, \ … … 1835 1686 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1836 1687 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1837 /*256:out */ -1, \ 1838 /*xcpt? */ false, false }, \ 1688 /*256:out */ -1 }, \ 1839 1689 /* QNan, Normal (Masked). */ \ 1840 1690 { { /*src2 */ { FP64_QNAN(0), FP64_RAND_V3(1), FP64_RAND_V2(1), FP64_RAND_V2(0) } }, \ … … 1843 1693 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1844 1694 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1845 /*256:out */ -1, \ 1846 /*xcpt? */ false, false }, \ 1695 /*256:out */ -1 }, \ 1847 1696 /* SNan, Normal (Masked). */ \ 1848 1697 { { /*src2 */ { FP64_SNAN(1), FP64_RAND_V0(1), FP64_RAND_V2(1), FP64_RAND_V2(0) } }, \ … … 1851 1700 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, \ 1852 1701 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, \ 1853 /*256:out */ -1, \ 1854 /*xcpt? */ false, false }, \ 1702 /*256:out */ -1 }, \ 1855 1703 /* QNan, QNan (Unmasked). */ \ 1856 1704 /* 0*/{ { /*src2 */ { FP64_QNAN(0), FP64_RAND_V2(0), FP64_RAND_V0(1), FP64_RAND_V1(0) } }, \ … … 1859 1707 /*mxcsr:in */ 0, \ 1860 1708 /*128:out */ X86_MXCSR_IE, \ 1861 /*256:out */ -1, \ 1862 /*xcpt? */ true, true }, \ 1709 /*256:out */ -1 }, \ 1863 1710 { { /*src2 */ { FP64_QNAN_MAX(0), FP64_RAND_V0(0), FP64_RAND_V1(1), FP64_RAND_V2(0) } }, \ 1864 1711 { /*src1 */ { FP64_QNAN(0), FP64_RAND_V0(1), FP64_RAND_V1(0), FP64_RAND_V3(1) } }, \ … … 1866 1713 /*mxcsr:in */ 0, \ 1867 1714 /*128:out */ X86_MXCSR_IE, \ 1868 /*256:out */ -1, \ 1869 /*xcpt? */ true, true }, \ 1715 /*256:out */ -1 }, \ 1870 1716 { { /*src2 */ { FP64_QNAN_V0(0), FP64_RAND_V0(1), FP64_RAND_V0(1), FP64_RAND_V2(0) } }, \ 1871 1717 { /*src1 */ { FP64_QNAN_MAX(0), FP64_RAND_V1(0), FP64_RAND_V0(0), FP64_RAND_V2(1) } }, \ … … 1873 1719 /*mxcsr:in */ 0, \ 1874 1720 /*128:out */ X86_MXCSR_IE, \ 1875 /*256:out */ -1, \ 1876 /*xcpt? */ true, true }, \ 1721 /*256:out */ -1 }, \ 1877 1722 /* QNan, SNan (Unmasked). */ \ 1878 1723 { { /*src2 */ { FP64_QNAN(0), FP64_RAND_V1(0), FP64_RAND_V3(1), FP64_RAND_V2(0) } }, \ … … 1881 1726 /*mxcsr:in */ 0, \ 1882 1727 /*128:out */ X86_MXCSR_IE, \ 1883 /*256:out */ -1, \ 1884 /*xcpt? */ true, true }, \ 1728 /*256:out */ -1 }, \ 1885 1729 { { /*src2 */ { FP64_QNAN_MAX(0), FP64_RAND_V2(1), FP64_RAND_V3(0), FP64_RAND_V1(1) } }, \ 1886 1730 { /*src1 */ { FP64_SNAN(0), FP64_RAND_V1(1), FP64_RAND_V2(0), FP64_RAND_V3(0) } }, \ … … 1888 1732 /*mxcsr:in */ 0, \ 1889 1733 /*128:out */ X86_MXCSR_IE, \ 1890 /*256:out */ -1, \ 1891 /*xcpt? */ true, true }, \ 1734 /*256:out */ -1 }, \ 1892 1735 { { /*src2 */ { FP64_QNAN_V0(0), FP64_RAND_V1(1), FP64_RAND_V3(0), FP64_RAND_V1(1) } }, \ 1893 1736 { /*src1 */ { FP64_SNAN_MAX(0), FP64_RAND_V3(0), FP64_RAND_V3(0), FP64_RAND_V2(1) } }, \ … … 1895 1738 /*mxcsr:in */ 0, \ 1896 1739 /*128:out */ X86_MXCSR_IE, \ 1897 /*256:out */ -1, \ 1898 /*xcpt? */ true, true }, \ 1740 /*256:out */ -1 }, \ 1899 1741 /* SNan, QNan (Unmasked). */ \ 1900 1742 { { /*src2 */ { FP64_SNAN(0), FP64_RAND_V2(1), FP64_RAND_V3(0), FP64_RAND_V1(1) } }, \ … … 1903 1745 /*mxcsr:in */ X86_MXCSR_FZ, \ 1904 1746 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_IE, \ 1905 /*256:out */ -1, \ 1906 /*xcpt? */ true, true }, \ 1747 /*256:out */ -1 }, \ 1907 1748 { { /*src2 */ { FP64_SNAN(0), FP64_RAND_V1(1), FP64_RAND_V3(0), FP64_RAND_V1(1) } }, \ 1908 1749 { /*src1 */ { FP64_QNAN_MAX(0), FP64_RAND_V2(0), FP64_RAND_V2(0), FP64_RAND_V3(1) } }, \ … … 1910 1751 /*mxcsr:in */ 0, \ 1911 1752 /*128:out */ X86_MXCSR_IE, \ 1912 /*256:out */ -1, \ 1913 /*xcpt? */ true, true }, \ 1753 /*256:out */ -1 }, \ 1914 1754 { { /*src2 */ { FP64_SNAN_V1(0), FP64_RAND_V1(1), FP64_RAND_V0(1), FP64_RAND_V2(0) } }, \ 1915 1755 { /*src1 */ { FP64_QNAN_V1(0), FP64_RAND_V2(0), FP64_RAND_V3(0), FP64_RAND_V2(1) } }, \ … … 1917 1757 /*mxcsr:in */ 0, \ 1918 1758 /*128:out */ X86_MXCSR_IE, \ 1919 /*256:out */ -1, \ 1920 /*xcpt? */ true, true }, \ 1759 /*256:out */ -1 }, \ 1921 1760 /* SNan, SNan (Unmasked). */ \ 1922 1761 { { /*src2 */ { FP64_SNAN(0), FP64_RAND_V1(1), FP64_RAND_V0(1), FP64_RAND_V2(0) } }, \ … … 1925 1764 /*mxcsr:in */ 0, \ 1926 1765 /*128:out */ X86_MXCSR_IE, \ 1927 /*256:out */ -1, \ 1928 /*xcpt? */ true, true }, \ 1766 /*256:out */ -1 }, \ 1929 1767 { { /*src2 */ { FP64_SNAN(0), FP64_RAND_V1(0), FP64_RAND_V0(1), FP64_RAND_V2(1) } }, \ 1930 1768 { /*src1 */ { FP64_SNAN_MAX(0), FP64_RAND_V0(0), FP64_RAND_V3(0), FP64_RAND_V0(1) } }, \ … … 1932 1770 /*mxcsr:in */ 0, \ 1933 1771 /*128:out */ X86_MXCSR_IE, \ 1934 /*256:out */ -1, \ 1935 /*xcpt? */ true, true }, \ 1772 /*256:out */ -1 }, \ 1936 1773 { { /*src2 */ { FP64_SNAN_V1(0), FP64_RAND_V1(1), FP64_RAND_V1(1), FP64_RAND_V2(0) } }, \ 1937 1774 { /*src1 */ { FP64_SNAN_V2(0), FP64_RAND_V2(1), FP64_RAND_V3(1), FP64_RAND_V1(1) } }, \ … … 1939 1776 /*mxcsr:in */ 0, \ 1940 1777 /*128:out */ X86_MXCSR_IE, \ 1941 /*256:out */ -1, \ 1942 /*xcpt? */ true, true }, \ 1778 /*256:out */ -1 }, \ 1943 1779 /* QNan, Normal (Unmasked). */ \ 1944 1780 { { /*src2 */ { FP64_QNAN(0), FP64_RAND_V3(1), FP64_RAND_V2(1), FP64_RAND_V2(0) } }, \ … … 1947 1783 /*mxcsr:in */ 0, \ 1948 1784 /*128:out */ X86_MXCSR_IE, \ 1949 /*256:out */ -1, \ 1950 /*xcpt? */ true, true }, \ 1785 /*256:out */ -1 }, \ 1951 1786 /* SNan, Normal (Unmasked). */ \ 1952 1787 { { /*src2 */ { FP64_SNAN(1), FP64_RAND_V0(1), FP64_RAND_V2(1), FP64_RAND_V2(0) } }, \ … … 1955 1790 /*mxcsr:in */ 0, \ 1956 1791 /*128:out */ X86_MXCSR_IE, \ 1957 /*256:out */ -1, \ 1958 /*xcpt? */ true, true }, \ 1792 /*256:out */ -1 }, \ 1959 1793 1960 1794 … … 2485 2319 uint32_t u128ExpectedMxCsr; /**< Expected MXCSR for a 128-bit instruction. */ 2486 2320 uint32_t u256ExpectedMxCsr; /**< Expected MXCSR for a 256-bit instructions. */ 2487 uint8_t f128FpXcptExpected; /**< Whether a floating-point exception is expected for a 128-bit instruction. */2488 uint8_t f256FpXcptExpected; /**< Whether a floating-point exception is expected for a 256-bit instruction. */2489 2321 uint8_t afPadding[2]; /**< Alignment padding. */ 2490 2322 } BS3CPUINSTR4_TEST1_VALUES_T; … … 2502 2334 uint32_t u128ExpectedMxCsr; /**< Expected MXCSR for a 128-bit instruction. */ 2503 2335 uint32_t u256ExpectedMxCsr; /**< Expected MXCSR for a 256-bit instructions. */ 2504 uint8_t f128FpXcptExpected; /**< Whether a floating-point exception is expected for a 128-bit instruction. */2505 uint8_t f256FpXcptExpected; /**< Whether a floating-point exception is expected for a 256-bit instruction. */2506 2336 uint8_t afPadding[2]; /**< Alignment padding. */ 2507 2337 } BS3CPUINSTR4_TEST1_VALUES_PS_T; … … 2513 2343 AssertCompileMembersSameSizeAndOffset(BS3CPUINSTR4_TEST1_VALUES_PS_T, u128ExpectedMxCsr, BS3CPUINSTR4_TEST1_VALUES_T, u128ExpectedMxCsr); 2514 2344 AssertCompileMembersSameSizeAndOffset(BS3CPUINSTR4_TEST1_VALUES_PS_T, u256ExpectedMxCsr, BS3CPUINSTR4_TEST1_VALUES_T, u256ExpectedMxCsr); 2515 AssertCompileMembersSameSizeAndOffset(BS3CPUINSTR4_TEST1_VALUES_PS_T, f128FpXcptExpected, BS3CPUINSTR4_TEST1_VALUES_T, f128FpXcptExpected);2516 AssertCompileMembersSameSizeAndOffset(BS3CPUINSTR4_TEST1_VALUES_PS_T, f256FpXcptExpected, BS3CPUINSTR4_TEST1_VALUES_T, f256FpXcptExpected);2517 2345 2518 2346 /* … … 2528 2356 uint32_t u128ExpectedMxCsr; /**< Expected MXCSR for a 128-bit instruction. */ 2529 2357 uint32_t u256ExpectedMxCsr; /**< Expected MXCSR for a 256-bit instructions. */ 2530 uint8_t f128FpXcptExpected; /**< Whether a floating-point exception is expected for a 128-bit instruction. */2531 uint8_t f256FpXcptExpected; /**< Whether a floating-point exception is expected for a 256-bit instruction. */2532 2358 uint8_t afPadding[2]; /**< Alignment padding. */ 2533 2359 } BS3CPUINSTR4_TEST1_VALUES_PD_T; … … 2539 2365 AssertCompileMembersSameSizeAndOffset(BS3CPUINSTR4_TEST1_VALUES_PD_T, u128ExpectedMxCsr, BS3CPUINSTR4_TEST1_VALUES_T, u128ExpectedMxCsr); 2540 2366 AssertCompileMembersSameSizeAndOffset(BS3CPUINSTR4_TEST1_VALUES_PD_T, u256ExpectedMxCsr, BS3CPUINSTR4_TEST1_VALUES_T, u256ExpectedMxCsr); 2541 AssertCompileMembersSameSizeAndOffset(BS3CPUINSTR4_TEST1_VALUES_PD_T, f128FpXcptExpected, BS3CPUINSTR4_TEST1_VALUES_T, f128FpXcptExpected);2542 AssertCompileMembersSameSizeAndOffset(BS3CPUINSTR4_TEST1_VALUES_PD_T, f256FpXcptExpected, BS3CPUINSTR4_TEST1_VALUES_T, f256FpXcptExpected);2543 2367 2544 2368 /* … … 2554 2378 uint32_t u128ExpectedMxCsr; /**< Expected MXCSR for a 128-bit instruction. */ 2555 2379 uint32_t u256ExpectedMxCsr; /**< Expected MXCSR for a 256-bit instructions. */ 2556 uint8_t f128FpXcptExpected; /**< Whether a floating-point exception is expected for a 128-bit instruction. */2557 uint8_t f256FpXcptExpected; /**< Whether a floating-point exception is expected for a 256-bit instruction. */2558 2380 uint8_t afPadding[2]; /**< Alignment padding. */ 2559 2381 } BS3CPUINSTR4_TEST1_VALUES_SS_T; … … 2565 2387 AssertCompileMembersSameSizeAndOffset(BS3CPUINSTR4_TEST1_VALUES_SS_T, u128ExpectedMxCsr, BS3CPUINSTR4_TEST1_VALUES_T, u128ExpectedMxCsr); 2566 2388 AssertCompileMembersSameSizeAndOffset(BS3CPUINSTR4_TEST1_VALUES_SS_T, u256ExpectedMxCsr, BS3CPUINSTR4_TEST1_VALUES_T, u256ExpectedMxCsr); 2567 AssertCompileMembersSameSizeAndOffset(BS3CPUINSTR4_TEST1_VALUES_SS_T, f128FpXcptExpected, BS3CPUINSTR4_TEST1_VALUES_T, f128FpXcptExpected);2568 AssertCompileMembersSameSizeAndOffset(BS3CPUINSTR4_TEST1_VALUES_SS_T, f256FpXcptExpected, BS3CPUINSTR4_TEST1_VALUES_T, f256FpXcptExpected);2569 2389 2570 2390 /* … … 2580 2400 uint32_t u128ExpectedMxCsr; /**< Expected MXCSR for a 128-bit instruction. */ 2581 2401 uint32_t u256ExpectedMxCsr; /**< Expected MXCSR for a 256-bit instructions. */ 2582 uint8_t f128FpXcptExpected; /**< Whether a floating-point exception is expected for a 128-bit instruction. */2583 uint8_t f256FpXcptExpected; /**< Whether a floating-point exception is expected for a 256-bit instruction. */2584 2402 uint8_t afPadding[2]; /**< Alignment padding. */ 2585 2403 } BS3CPUINSTR4_TEST1_VALUES_SD_T; … … 2591 2409 AssertCompileMembersSameSizeAndOffset(BS3CPUINSTR4_TEST1_VALUES_SD_T, u128ExpectedMxCsr, BS3CPUINSTR4_TEST1_VALUES_T, u128ExpectedMxCsr); 2592 2410 AssertCompileMembersSameSizeAndOffset(BS3CPUINSTR4_TEST1_VALUES_SD_T, u256ExpectedMxCsr, BS3CPUINSTR4_TEST1_VALUES_T, u256ExpectedMxCsr); 2593 AssertCompileMembersSameSizeAndOffset(BS3CPUINSTR4_TEST1_VALUES_SD_T, f128FpXcptExpected, BS3CPUINSTR4_TEST1_VALUES_T, f128FpXcptExpected);2594 AssertCompileMembersSameSizeAndOffset(BS3CPUINSTR4_TEST1_VALUES_SD_T, f256FpXcptExpected, BS3CPUINSTR4_TEST1_VALUES_T, f256FpXcptExpected);2595 2411 2596 2412 /* … … 2606 2422 uint32_t u128ExpectedMxCsr; /**< Expected MXCSR for a 128-bit instruction. */ 2607 2423 uint32_t u256ExpectedMxCsr; /**< Expected MXCSR for a 256-bit instructions. */ 2608 uint8_t f128FpXcptExpected; /**< Whether a floating-point exception is expected for a 128-bit instruction. */2609 uint8_t f256FpXcptExpected; /**< Whether a floating-point exception is expected for a 256-bit instruction. */2610 2424 uint8_t afPadding[2]; /**< Alignment padding. */ 2611 2425 } BS3CPUINSTR4_TEST1_VALUES_SQ_T; … … 2617 2431 AssertCompileMembersSameSizeAndOffset(BS3CPUINSTR4_TEST1_VALUES_SQ_T, u128ExpectedMxCsr, BS3CPUINSTR4_TEST1_VALUES_T, u128ExpectedMxCsr); 2618 2432 AssertCompileMembersSameSizeAndOffset(BS3CPUINSTR4_TEST1_VALUES_SQ_T, u256ExpectedMxCsr, BS3CPUINSTR4_TEST1_VALUES_T, u256ExpectedMxCsr); 2619 AssertCompileMembersSameSizeAndOffset(BS3CPUINSTR4_TEST1_VALUES_SQ_T, f128FpXcptExpected, BS3CPUINSTR4_TEST1_VALUES_T, f128FpXcptExpected);2620 AssertCompileMembersSameSizeAndOffset(BS3CPUINSTR4_TEST1_VALUES_SQ_T, f256FpXcptExpected, BS3CPUINSTR4_TEST1_VALUES_T, f256FpXcptExpected);2621 2433 2622 2434 typedef struct BS3CPUINSTR4_TEST1_T … … 3257 3069 /*mxcsr:in */ 0, 3258 3070 /*128:out */ 0, 3259 /*256:out */ 0, 3260 /*xcpt? */ false, false }, 3071 /*256:out */ 0 }, 3261 3072 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 3262 3073 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 3264 3075 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 3265 3076 /*128:out */ X86_MXCSR_RC_ZERO, 3266 /*256:out */ X86_MXCSR_RC_ZERO, 3267 /*xcpt? */ false, false }, 3077 /*256:out */ X86_MXCSR_RC_ZERO }, 3268 3078 { { /*src2 */ { FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(1) } }, 3269 3079 { /*src1 */ { FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(1) } }, … … 3271 3081 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 3272 3082 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 3273 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 3274 /*xcpt? */ false, false }, 3083 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO }, 3275 3084 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(1) } }, 3276 3085 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(1) } }, … … 3278 3087 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 3279 3088 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 3280 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 3281 /*xcpt? */ false, false }, 3089 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 3282 3090 { { /*src2 */ { FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1) } }, 3283 3091 { /*src1 */ { FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1) } }, … … 3285 3093 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 3286 3094 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 3287 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 3288 /*xcpt? */ false, false }, 3095 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 3289 3096 /* 3290 3097 * Infinity. … … 3295 3102 /*mxcsr:in */ X86_MXCSR_IM, 3296 3103 /*128:out */ X86_MXCSR_IM | X86_MXCSR_IE, 3297 /*256:out */ X86_MXCSR_IM | X86_MXCSR_IE, 3298 /*xcpt? */ false, false }, 3104 /*256:out */ X86_MXCSR_IM | X86_MXCSR_IE }, 3299 3105 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 3300 3106 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 3302 3108 /*mxcsr:in */ 0, 3303 3109 /*128:out */ X86_MXCSR_IE, 3304 /*256:out */ X86_MXCSR_IE, 3305 /*xcpt? */ true, true }, 3110 /*256:out */ X86_MXCSR_IE }, 3306 3111 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(0), FP32_0(1), FP32_0(1), FP32_0(0) } }, 3307 3112 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(1), FP32_0(1), FP32_0(1), FP32_0(0) } }, … … 3309 3114 /*mxcsr:in */ X86_MXCSR_FZ, 3310 3115 /*128:out */ X86_MXCSR_FZ, 3311 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_IE, 3312 /*xcpt? */ false, true }, 3116 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_IE }, 3313 3117 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(0) } }, 3314 3118 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(1) } }, … … 3316 3120 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 3317 3121 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 3318 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 3319 /*xcpt? */ false, true }, 3122 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE }, 3320 3123 { { /*src2 */ { FP32_INF(0), FP32_INF(1), FP32_0(0), FP32_INF(1), FP32_0(1), FP32_INF(1), FP32_INF(1), FP32_INF(0) } }, 3321 3124 { /*src1 */ { FP32_INF(1), FP32_INF(0), FP32_0(1), FP32_INF(0), FP32_0(0), FP32_INF(0), FP32_INF(0), FP32_INF(1) } }, … … 3323 3126 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 3324 3127 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 3325 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 3326 /*xcpt? */ true, true }, 3128 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE }, 3327 3129 /* 3328 3130 * Overflow, Precision. … … 3333 3135 /*mxcsr:in */ 0, 3334 3136 /*128:out */ 0, 3335 /*256:out */ X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 3336 /*xcpt? */ false, true }, 3137 /*256:out */ X86_MXCSR_OE | BS3_MXCSR_OM_FIXED }, 3337 3138 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(1), FP32_0(0), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, 3338 3139 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(1), FP32_0(0), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, … … 3340 3141 /*mxcsr:in */ X86_MXCSR_OM, 3341 3142 /*128:out */ X86_MXCSR_OM, 3342 /*256:out */ X86_MXCSR_OM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 3343 /*xcpt? */ false, true }, 3143 /*256:out */ X86_MXCSR_OM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 3344 3144 { { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(0), FP32_0(1), FP32_0(0), FP32_NORM_MAX(0) } }, 3345 3145 { /*src1 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_0(0), FP32_0(0), FP32_NORM_MAX(1), FP32_0(1), FP32_0(1), FP32_NORM_MAX(0) } }, … … 3347 3147 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 3348 3148 /*128:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 3349 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 3350 /*xcpt? */ false, false }, 3149 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED }, 3351 3150 { { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(0), FP32_0(1), FP32_0(0), FP32_NORM_MAX(0) } }, 3352 3151 { /*src1 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_0(0), FP32_0(0), FP32_NORM_MAX(1), FP32_0(1), FP32_0(1), FP32_NORM_MAX(0) } }, … … 3354 3153 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO, 3355 3154 /*128:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 3356 /*256:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 3357 /*xcpt? */ false, false }, 3155 /*256:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 3358 3156 { { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_MIN(1), FP32_0(0), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MIN(1), FP32_0(0), FP32_NORM_MAX(0) } }, 3359 3157 { /*src1 */ { FP32_NORM_MAX(0), FP32_NORM_MIN(1), FP32_0(0), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MIN(1), FP32_0(0), FP32_NORM_MAX(0) } }, … … 3361 3159 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 3362 3160 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 3363 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 3364 /*xcpt? */ false, false }, 3161 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED }, 3365 3162 { { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_MIN(1), FP32_0(0), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MIN(1), FP32_0(0), FP32_NORM_MAX(0) } }, 3366 3163 { /*src1 */ { FP32_NORM_MAX(0), FP32_NORM_MIN(1), FP32_0(0), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MIN(1), FP32_0(0), FP32_NORM_MAX(0) } }, … … 3368 3165 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 3369 3166 /*128:out */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 3370 /*256:out */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 3371 /*xcpt? */ false, false }, 3167 /*256:out */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 3372 3168 { { /*src2 */ { FP32_NORM_MIN(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_0(0), FP32_0(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MIN(1) } }, 3373 3169 { /*src1 */ { FP32_NORM_MIN(1), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_0(0), FP32_0(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0), FP32_NORM_MIN(1) } }, … … 3375 3171 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 3376 3172 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 3377 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 3378 /*xcpt? */ false, false }, 3173 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED }, 3379 3174 { { /*src2 */ { FP32_NORM_MIN(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_0(0), FP32_0(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MIN(1) } }, 3380 3175 { /*src1 */ { FP32_NORM_MIN(1), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_0(0), FP32_0(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0), FP32_NORM_MIN(1) } }, … … 3382 3177 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 3383 3178 /*128:out */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 3384 /*256:out */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 3385 /*xcpt? */ false, false }, 3179 /*256:out */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 3386 3180 { { /*src2 */ { FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, 3387 3181 { /*src1 */ { FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, … … 3389 3183 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ, 3390 3184 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ, 3391 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 3392 /*xcpt? */ false, true }, 3185 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED }, 3393 3186 { { /*src2 */ { FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, 3394 3187 { /*src1 */ { FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, … … 3396 3189 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ, 3397 3190 /*128:out */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ, 3398 /*256:out */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 3399 /*xcpt? */ false, true }, 3191 /*256:out */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 3400 3192 { { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, 3401 3193 { /*src1 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, … … 3403 3195 /*mxcsr:in */ X86_MXCSR_PM | X86_MXCSR_RC_ZERO, 3404 3196 /*128:out */ X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 3405 /*256:out */ X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 3406 /*xcpt? */ false, false }, 3197 /*256:out */ X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED }, 3407 3198 { { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, 3408 3199 { /*src1 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, … … 3410 3201 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO, 3411 3202 /*128:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 3412 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 3413 /*xcpt? */ false, false }, 3203 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 3414 3204 { { /*src2 */ { FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_MAX(0), FP32_0(0), FP32_NORM_SAFE_INT_MAX(0), FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_MAX(0), FP32_0(0), FP32_NORM_SAFE_INT_MAX(1) } }, 3415 3205 { /*src1 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_NORM_MAX(1), FP32_0(0), FP32_NORM_SAFE_INT_MAX(0), FP32_NORM_SAFE_INT_MAX(0), FP32_NORM_MAX(1), FP32_0(0), FP32_NORM_SAFE_INT_MAX(1) } }, … … 3417 3207 /*mxcsr:in */ 0, 3418 3208 /*128:out */ X86_MXCSR_PE, 3419 /*256:out */ X86_MXCSR_PE, 3420 /*xcpt? */ true, true }, 3209 /*256:out */ X86_MXCSR_PE }, 3421 3210 /* 3422 3211 * Normals. … … 3427 3216 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 3428 3217 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 3429 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 3430 /*xcpt? */ false, false }, 3218 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 3431 3219 { { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_V1(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(0), FP32_NORM_V1(0), FP32_0(0), FP32_0(0) } }, 3432 3220 { /*src1 */ { FP32_NORM_MAX(1), FP32_NORM_V1(1), FP32_0(0), FP32_0(0), FP32_NORM_MAX(1), FP32_NORM_V1(1), FP32_0(0), FP32_0(0) } }, … … 3434 3222 /*mxcsr:in */ 0, 3435 3223 /*128:out */ 0, 3436 /*256:out */ 0, 3437 /*xcpt? */ false, false }, 3224 /*256:out */ 0 }, 3438 3225 { { /*src2 */ { FP32_V(0, 0x5ca5b8, 0x93)/*1807543*/, FP32_V(0, 0x5c0000, 0x84)/*55*/, FP32_V(0, 0x2514d6, 0x93)/*1352346.75*/, FP32_0(0), FP32_V(0, 0x5c0000, 0x84)/*55*/, FP32_V(0, 0x2514d6, 0x93)/*1352346.75*/, FP32_V(0, 0x534000, 0x86)/*211.25*/, FP32_0(0) } }, 3439 3226 { /*src1 */ { FP32_V(0, 0x1ea980, 0x8f)/* 81235*/, FP32_V(0, 0x600000, 0x81)/* 7*/, FP32_V(0, 0x7c9000, 0x88)/* 1010.25*/, FP32_0(0), FP32_V(0, 0x600000, 0x81)/* 7*/, FP32_V(0, 0x7c9000, 0x88)/* 1010.25*/, FP32_1(1) /*- 1.00*/, FP32_0(0) } }, … … 3441 3228 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 3442 3229 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 3443 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 3444 /*xcpt? */ false, false }, 3230 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 3445 3231 { { /*src2 */ { FP32_V(0, 0x74429f, 0x97)/*32015678*/, FP32_V(0, 0x3c614e, 0x96)/*12345678*/, FP32_0(0), FP32_0(0), FP32_V(0, 0x74429f, 0x97)/*32015678*/, FP32_V(0, 0x3c614e, 0x96)/*12345678*/, FP32_1(1), FP32_0(0) } }, 3446 3232 { /*src1 */ { FP32_V(1, 0x712060, 0x92)/*- 987654*/, FP32_V(0, 0x3c614e, 0x96)/*12345678*/, FP32_0(0), FP32_1(0), FP32_V(1, 0x712060, 0x92)/*- 987654*/, FP32_V(0, 0x3c614e, 0x96)/*12345678*/, FP32_1(0), FP32_1(0) } }, … … 3448 3234 /*mxcsr:in */ X86_MXCSR_FZ, 3449 3235 /*128:out */ X86_MXCSR_FZ, 3450 /*256:out */ X86_MXCSR_FZ, 3451 /*xcpt? */ false, false }, 3236 /*256:out */ X86_MXCSR_FZ }, 3452 3237 { { /*src2 */ { FP32_V(0, FP32_FRAC_NORM_MAX - 1, FP32_EXP_SAFE_INT_MAX), FP32_NORM_SAFE_INT_MAX(0), FP32_1(0), FP32_1(1), FP32_V(0, FP32_FRAC_NORM_MAX - 1, FP32_EXP_SAFE_INT_MAX), FP32_NORM_SAFE_INT_MAX(0), FP32_0(1), FP32_0(0) } }, 3453 3238 { /*src1 */ { FP32_1(0), FP32_1(1), FP32_1(1), FP32_1(0), FP32_1(0), FP32_1(1), FP32_0(1), FP32_0(0) } }, … … 3455 3240 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 3456 3241 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 3457 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 3458 /*xcpt? */ false, false }, 3242 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_UP }, 3459 3243 { { /*src2 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_1(1), FP32_0(1), FP32_1(1), FP32_0(1), FP32_1(1), FP32_NORM_SAFE_INT_MAX(0), FP32_1(1) } }, 3460 3244 { /*src1 */ { FP32_1(0), FP32_NORM_SAFE_INT_MAX(1), FP32_0(1), FP32_0(1), FP32_0(1), FP32_0(1), FP32_1(0), FP32_NORM_SAFE_INT_MAX(1) } }, … … 3462 3246 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 3463 3247 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 3464 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 3465 /*xcpt? */ false, false }, 3248 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 3466 3249 { { /*src2 */ { FP32_NORM_SAFE_INT_MIN(0), FP32_0(0), FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_SAFE_INT_MIN(0), FP32_0(0), FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_SAFE_INT_MIN(0) } }, 3467 3250 { /*src1 */ { FP32_NORM_SAFE_INT_MIN(1), FP32_NORM_SAFE_INT_MIN(1), FP32_0(0), FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_SAFE_INT_MIN(1), FP32_NORM_SAFE_INT_MIN(1), FP32_0(0), FP32_NORM_SAFE_INT_MIN(0) } }, … … 3469 3252 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 3470 3253 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 3471 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 3472 /*xcpt? */ false, false }, 3254 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 3473 3255 { { /*src2 */ { FP32_V(0, 0x600000, 0x7e)/* 0.875*/, FP32_V(0, 0x3ce348, 0x90)/*193421.125*/, FP32_V(0, 0x6423f2, 0x92)/*934463.125*/, FP32_NORM_SAFE_INT_MIN(1), FP32_NORM_SAFE_INT_MIN(0), FP32_V(0, 0x16b43a, 0x93)/*1234567.25*/, FP32_V(0, 0x792318, 0x91)/*510232.75*/, FP32_V(0, 0x600000, 0x7e)/* 0.875*/ } }, 3474 3256 { /*src1 */ { FP32_V(0, 0x769b50, 0x92)/*1010101.000*/, FP32_V(0, 0x430ebc, 0x91)/*399477.875*/, FP32_V(1, 0x0a19f0, 0x8f)/*-70707.875*/, FP32_NORM_SAFE_INT_MIN(1), FP32_NORM_SAFE_INT_MIN(0), FP32_V(0, 0x00c6d3, 0x94)/*2109876.75*/, FP32_V(1, 0x316740, 0x8e)/*-45415.25*/, FP32_V(0, 0x769b50, 0x92)/*1010101.000*/ } }, … … 3476 3258 /*mxcsr:in */ X86_MXCSR_RC_DOWN, 3477 3259 /*128:out */ X86_MXCSR_RC_DOWN, 3478 /*256:out */ X86_MXCSR_RC_DOWN, 3479 /*xcpt? */ false, false }, 3260 /*256:out */ X86_MXCSR_RC_DOWN }, 3480 3261 /* 3481 3262 * Denormals. … … 3486 3267 /*mxcsr:in */ 0, 3487 3268 /*128:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 3488 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 3489 /*xcpt? */ true, true }, 3269 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED }, 3490 3270 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 128:out or 256:out *AND* different output values */ 3491 3271 /*--|32*/{ { /*src2 */ { FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 3495 3275 /*mxcsr:in */ X86_MXCSR_DM, 3496 3276 /*128:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 3497 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 3498 /*xcpt? */ true, true }, 3277 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 3499 3278 #endif /* TODO_X86_MXCSR_UE_IEM */ 3500 3279 /*32|33*/{ { /*src2 */ { FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 3503 3282 /*mxcsr:in */ X86_MXCSR_UM, 3504 3283 /*128:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 3505 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 3506 /*xcpt? */ true, true }, 3284 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED }, 3507 3285 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 3508 3286 { /*src1 */ { FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0) } }, … … 3510 3288 /*mxcsr:in */ 0, 3511 3289 /*128:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 3512 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 3513 /*xcpt? */ false, false }, 3290 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED }, 3514 3291 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 128:out or 256:out */ 3515 3292 /*--|35*/{ { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 3518 3295 /*mxcsr:in */ X86_MXCSR_DM, 3519 3296 /*128:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 3520 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 3521 /*xcpt? */ false, false }, 3297 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 3522 3298 #endif /* TODO_X86_MXCSR_UE_IEM */ 3523 3299 /*34|36*/{ { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 3526 3302 /*mxcsr:in */ X86_MXCSR_UM, 3527 3303 /*128:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 3528 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 3529 /*xcpt? */ false, false }, 3304 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED }, 3530 3305 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0) } }, 3531 3306 { /*src1 */ { FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0) } }, … … 3533 3308 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 3534 3309 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 3535 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 3536 /*xcpt? */ false, false }, 3310 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP }, 3537 3311 { { /*src2 */ { FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 3538 3312 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 3540 3314 /*mxcsr:in */ 0, 3541 3315 /*128:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 3542 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 3543 /*xcpt? */ true, true }, 3316 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED }, 3544 3317 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 128:out or 256:out *AND* different output values */ 3545 3318 /*--|39*/{ { /*src2 */ { FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 3549 3322 /*mxcsr:in */ X86_MXCSR_DM, 3550 3323 /*128:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_UM_FIXED, 3551 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_UM_FIXED, 3552 /*xcpt? */ true, true }, 3324 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_UM_FIXED }, 3553 3325 #endif /* TODO_X86_MXCSR_UE_IEM */ 3554 3326 /*37|40*/{ { /*src2 */ { FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 3557 3329 /*mxcsr:in */ X86_MXCSR_UM, 3558 3330 /*128:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 3559 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 3560 /*xcpt? */ true, true }, 3331 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED }, 3561 3332 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(1) } }, 3562 3333 { /*src1 */ { FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 3564 3335 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 3565 3336 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 3566 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 3567 /*xcpt? */ false, false }, 3337 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ }, 3568 3338 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0) } }, 3569 3339 { /*src1 */ { FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0) } }, … … 3571 3341 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 3572 3342 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 3573 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 3574 /*xcpt? */ false, false }, 3343 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 3575 3344 /** @todo More Denormals. */ 3576 3345 /* … … 3647 3416 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 3648 3417 /*128:out */ X86_MXCSR_XCPT_MASK, 3649 /*256:out */ X86_MXCSR_XCPT_MASK, 3650 /*xcpt? */ false, false }, 3418 /*256:out */ X86_MXCSR_XCPT_MASK }, 3651 3419 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, 3652 3420 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 3654 3422 /*mxcsr:in */ X86_MXCSR_FZ, 3655 3423 /*128:out */ X86_MXCSR_FZ, 3656 /*256:out */ X86_MXCSR_FZ, 3657 /*xcpt? */ false, false }, 3424 /*256:out */ X86_MXCSR_FZ }, 3658 3425 { { /*src2 */ { FP64_0(0), FP64_0(1), FP64_0(1), FP64_0(0) } }, 3659 3426 { /*src1 */ { FP64_0(0), FP64_0(1), FP64_0(1), FP64_0(0) } }, … … 3661 3428 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_DOWN, 3662 3429 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_DOWN, 3663 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_DOWN, 3664 /*xcpt? */ false, false }, 3430 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_DOWN }, 3665 3431 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(1), FP64_0(1) } }, 3666 3432 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_0(1), FP64_0(1) } }, … … 3668 3434 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ, 3669 3435 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ, 3670 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ, 3671 /*xcpt? */ false, false }, 3436 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ }, 3672 3437 { { /*src2 */ { FP64_0(1), FP64_0(0), FP64_0(1), FP64_0(0) } }, 3673 3438 { /*src1 */ { FP64_0(1), FP64_0(0), FP64_0(1), FP64_0(0) } }, … … 3675 3440 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 3676 3441 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 3677 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 3678 /*xcpt? */ false, false }, 3442 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 3679 3443 /* 3680 3444 * Infinity. … … 3685 3449 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_ZM | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM, 3686 3450 /*128:out */ X86_MXCSR_DM | X86_MXCSR_ZM | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM | X86_MXCSR_IE, 3687 /*256:out */ X86_MXCSR_DM | X86_MXCSR_ZM | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM | X86_MXCSR_IE, 3688 /*xcpt? */ true, true }, 3451 /*256:out */ X86_MXCSR_DM | X86_MXCSR_ZM | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM | X86_MXCSR_IE }, 3689 3452 { { /*src2 */ { FP64_0(0), FP64_INF(1), FP64_0(0), FP64_0(0) } }, 3690 3453 { /*src1 */ { FP64_0(0), FP64_INF(0), FP64_0(0), FP64_0(0) } }, … … 3692 3455 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_ZM | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 3693 3456 /*128:out */ X86_MXCSR_DM | X86_MXCSR_ZM | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_IE, 3694 /*256:out */ X86_MXCSR_DM | X86_MXCSR_ZM | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_IE, 3695 /*xcpt? */ true, true }, 3457 /*256:out */ X86_MXCSR_DM | X86_MXCSR_ZM | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_IE }, 3696 3458 { { /*src2 */ { FP64_0(0), FP64_INF(1), FP64_0(0), FP64_0(0) } }, 3697 3459 { /*src1 */ { FP64_0(0), FP64_INF(0), FP64_0(0), FP64_0(0) } }, … … 3699 3461 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_ZM | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 3700 3462 /*128:out */ X86_MXCSR_DM | X86_MXCSR_ZM | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE, 3701 /*256:out */ X86_MXCSR_DM | X86_MXCSR_ZM | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE, 3702 /*xcpt? */ true, true }, 3463 /*256:out */ X86_MXCSR_DM | X86_MXCSR_ZM | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE }, 3703 3464 { { /*src2 */ { FP64_INF(0), FP64_INF(1), FP64_0(0), FP64_INF(1) } }, 3704 3465 { /*src1 */ { FP64_INF(1), FP64_INF(0), FP64_0(0), FP64_INF(0) } }, … … 3706 3467 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 3707 3468 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 3708 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 3709 /*xcpt? */ false, false }, 3469 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE }, 3710 3470 { { /*src2 */ { FP64_V(0, 0, 0x3fd)/*0.25*/, FP64_0(1), FP64_0(0), FP64_INF(1) } }, 3711 3471 { /*src1 */ { FP64_V(0, 0, 0x3fe)/*0.50*/, FP64_0(1), FP64_0(0), FP64_INF(0) } }, … … 3713 3473 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 3714 3474 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 3715 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 3716 /*xcpt? */ false, false }, 3475 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO | X86_MXCSR_IE }, 3717 3476 /* 3718 3477 * Overflow, Precision. … … 3723 3482 /*mxcsr:in */ 0, 3724 3483 /*128:out */ X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* i7-10700, IEM */, 3725 /*256:out */ X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* i7-10700, IEM */, 3726 /*xcpt? */ true, true }, 3484 /*256:out */ X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* i7-10700, IEM */ }, 3727 3485 { { /*src2 */ { FP64_NORM_MAX(0), FP64_NORM_MAX(0), FP64_0(0), FP64_0(0) } }, 3728 3486 { /*src1 */ { FP64_NORM_MAX(0), FP64_NORM_MAX(1), FP64_0(0), FP64_0(0) } }, … … 3730 3488 /*mxcsr:in */ 0, 3731 3489 /*128:out */ X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* i7-10700, IEM */, 3732 /*256:out */ X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* i7-10700, IEM */, 3733 /*xcpt? */ true, true }, 3490 /*256:out */ X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* i7-10700, IEM */ }, 3734 3491 { { /*src2 */ { FP64_NORM_MAX(0), FP64_NORM_MIN(1), FP64_0(0), FP64_NORM_MAX(0) } }, 3735 3492 { /*src1 */ { FP64_NORM_MAX(0), FP64_NORM_MIN(1), FP64_0(0), FP64_NORM_MAX(0) } }, … … 3737 3494 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ, 3738 3495 /*128:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* i7-10700, IEM */, 3739 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* i7-10700, IEM */, 3740 /*xcpt? */ false, false }, 3496 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* i7-10700, IEM */ }, 3741 3497 { { /*src2 */ { FP64_NORM_MIN(1), FP64_NORM_MAX(0), FP64_NORM_MAX(0), FP64_0(0) } }, 3742 3498 { /*src1 */ { FP64_NORM_MIN(1), FP64_NORM_MAX(0), FP64_NORM_MAX(1), FP64_0(0) } }, … … 3744 3500 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_FZ, 3745 3501 /*128:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_FZ | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* i7-10700, IEM */, 3746 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_FZ | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* i7-10700, IEM */, 3747 /*xcpt? */ false, false }, 3502 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_FZ | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* i7-10700, IEM */ }, 3748 3503 { { /*src2 */ { FP64_NORM_MAX(0), FP64_NORM_MAX(1), FP64_NORM_MAX(1), FP64_NORM_MAX(0) } }, 3749 3504 { /*src1 */ { FP64_NORM_MAX(0), FP64_NORM_MAX(1), FP64_NORM_MAX(1), FP64_NORM_MAX(0) } }, … … 3751 3506 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 3752 3507 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* i7-10700, IEM */, 3753 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* i7-10700, IEM */, 3754 /*xcpt? */ false, false }, 3508 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* i7-10700, IEM */ }, 3755 3509 { { /*src2 */ { FP64_NORM_SAFE_INT_MIN(0), FP64_NORM_MAX(0), FP64_0(0), FP64_NORM_SAFE_INT_MAX(1) } }, 3756 3510 { /*src1 */ { FP64_NORM_SAFE_INT_MAX(0), FP64_NORM_MAX(1), FP64_0(0), FP64_NORM_SAFE_INT_MAX(1) } }, … … 3758 3512 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 3759 3513 /*128:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_PE, 3760 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_PE, 3761 /*xcpt? */ true, true }, 3514 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_PE }, 3762 3515 /* 3763 3516 * Normals. … … 3768 3521 /*mxcsr:in */ 0, 3769 3522 /*128:out */ 0, 3770 /*256:out */ 0, 3771 /*xcpt? */ false, false }, 3523 /*256:out */ 0 }, 3772 3524 { { /*src2 */ { FP64_V(0, 0, 0x409)/*1024*/, FP64_V(0, 0xb800000000000, 0x404)/*55*/, FP64_0(0), FP64_0(0) } }, 3773 3525 { /*src1 */ { FP64_V(0, 0, 0x408)/* 512*/, FP64_V(0, 0xc000000000000, 0x401)/* 7*/, FP64_0(0), FP64_0(0) } }, … … 3775 3527 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 3776 3528 /*128:out */ X86_MXCSR_XCPT_MASK, 3777 /*256:out */ X86_MXCSR_XCPT_MASK, 3778 /*xcpt? */ false, false }, 3529 /*256:out */ X86_MXCSR_XCPT_MASK }, 3779 3530 { { /*src2 */ { FP64_V(0, 0x26580b4800000, 0x41d)/* 1234567890*/, FP64_V(0, 0xd6f3458800000, 0x41c)/*987654321*/, FP64_0(0), FP64_V(0, 0xcf0033a34f337, 0x432)/*4072598000007579.5*/ } }, 3780 3531 { /*src1 */ { FP64_V(1, 0x26580b4800000, 0x41d)/*-1234567890*/, FP64_V(1, 0x9000000000000, 0x405)/* -100*/, FP64_0(0), FP64_V(0, 0xd6eca42000000, 0x419)/* 123450000.5*/ } }, … … 3782 3533 /*mxcsr:in */ 0, 3783 3534 /*128:out */ 0, 3784 /*256:out */ 0, 3785 /*xcpt? */ false, false }, 3535 /*256:out */ 0 }, 3786 3536 { { /*src2 */ { FP64_V(0, FP64_FRAC_NORM_MAX - 1, FP64_EXP_SAFE_INT_MAX), FP64_NORM_SAFE_INT_MAX(0), FP64_0(0), FP64_0(0) } }, 3787 3537 { /*src1 */ { FP64_1(0), FP64_1(1), FP64_0(0), FP64_0(0) } }, … … 3789 3539 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 3790 3540 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 3791 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 3792 /*xcpt? */ false, false }, 3541 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 3793 3542 { { /*src2 */ { FP64_NORM_SAFE_INT_MAX(0), FP64_1(1), FP64_0(0), FP64_0(0) } }, 3794 3543 { /*src1 */ { FP64_1(0), FP64_NORM_SAFE_INT_MAX(1), FP64_0(0), FP64_0(0) } }, … … 3796 3545 /*mxcsr:in */ X86_MXCSR_FZ, 3797 3546 /*128:out */ X86_MXCSR_FZ, 3798 /*256:out */ X86_MXCSR_FZ, 3799 /*xcpt? */ false, false }, 3547 /*256:out */ X86_MXCSR_FZ }, 3800 3548 { { /*src2 */ { FP64_NORM_SAFE_INT_MIN(0), FP64_0(0), FP64_NORM_SAFE_INT_MIN(0), FP64_NORM_SAFE_INT_MIN(0) } }, 3801 3549 { /*src1 */ { FP64_NORM_SAFE_INT_MIN(1), FP64_NORM_SAFE_INT_MIN(1), FP64_0(0), FP64_NORM_SAFE_INT_MIN(0) } }, … … 3803 3551 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 3804 3552 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 3805 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 3806 /*xcpt? */ false, false }, 3553 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 3807 3554 { { /*src2 */ { FP64_V(0, 0xc122186c3cfd0, 0x42d)/*123456789876543.25*/, FP64_0(0), FP64_0(0), FP64_NORM_SAFE_INT_MIN(1) } }, 3808 3555 { /*src1 */ { FP64_V(0, 0xb88e0395d49b0, 0x42d)/*121098765432102.75*/, FP64_0(0), FP64_0(0), FP64_NORM_SAFE_INT_MIN(1) } }, … … 3810 3557 /*mxcsr:in */ X86_MXCSR_RC_UP, 3811 3558 /*128:out */ X86_MXCSR_RC_UP, 3812 /*256:out */ X86_MXCSR_RC_UP, 3813 /*xcpt? */ false, false }, 3559 /*256:out */ X86_MXCSR_RC_UP }, 3814 3560 { { /*src2 */ { FP64_V(0, 0xc000000000000, 0x3ff)/* 1.75*/, FP64_NORM_MAX(0), FP64_0(0), FP64_V(0, 0, 0x3fd)/*0.25*/ } }, 3815 3561 { /*src1 */ { FP64_V(1, 0, 0x3fd)/*-0.25*/, FP64_NORM_MAX(1), FP64_0(0), FP64_V(0, 0, 0x3fe)/*0.50*/ } }, … … 3817 3563 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 3818 3564 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 3819 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 3820 /*xcpt? */ false, false }, 3565 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 3821 3566 /* 3822 3567 * Denormals. … … 3827 3572 /*mxcsr:in */ 0, /* DM off, UM can vary */ 3828 3573 /*128:out */ BS3_MXCSR_DM_FIXED | X86_MXCSR_DE, 3829 /*256:out */ BS3_MXCSR_DM_FIXED | X86_MXCSR_DE, 3830 /*xcpt? */ true, true }, 3574 /*256:out */ BS3_MXCSR_DM_FIXED | X86_MXCSR_DE }, 3831 3575 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 128:out or 256:out */ 3832 3576 /*--|25*/{ { /*src2 */ { FP64_DENORM_MAX(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 3835 3579 /*mxcsr:in */ X86_MXCSR_DM, /* DM on, UM off */ 3836 3580 /*128:out */ X86_MXCSR_DM | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED | X86_MXCSR_DE | X86_MXCSR_UE, 3837 /*256:out */ X86_MXCSR_DM | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED | X86_MXCSR_DE | X86_MXCSR_UE, 3838 /*xcpt? */ true, true }, 3581 /*256:out */ X86_MXCSR_DM | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED | X86_MXCSR_DE | X86_MXCSR_UE }, 3839 3582 #endif /* TODO_X86_MXCSR_UE_IEM */ 3840 3583 /*25|26*/{ { /*src2 */ { FP64_DENORM_MAX(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 3843 3586 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_UM, /* DM on, UM on */ 3844 3587 /*128:out */ X86_MXCSR_DM | X86_MXCSR_UM | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED | X86_MXCSR_DE, 3845 /*256:out */ X86_MXCSR_DM | X86_MXCSR_UM | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED | X86_MXCSR_DE, 3846 /*xcpt? */ true, true }, 3588 /*256:out */ X86_MXCSR_DM | X86_MXCSR_UM | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED | X86_MXCSR_DE }, 3847 3589 /*26|27*/{ { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, 3848 3590 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_DENORM_MAX(0), FP64_0(0) } }, … … 3850 3592 /*mxcsr:in */ 0, /* DM off, UM can vary */ 3851 3593 /*128:out */ 0, 3852 /*256:out */ BS3_MXCSR_DM_FIXED | X86_MXCSR_DE, 3853 /*xcpt? */ false, false }, 3594 /*256:out */ BS3_MXCSR_DM_FIXED | X86_MXCSR_DE }, 3854 3595 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 128:out or 256:out */ 3855 3596 /*--|28*/{ { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 3858 3599 /*mxcsr:in */ X86_MXCSR_DM, /* DM on, UM off */ 3859 3600 /*128:out */ X86_MXCSR_DM, 3860 /*256:out */ X86_MXCSR_DM | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED | X86_MXCSR_DE | X86_MXCSR_UE, 3861 /*xcpt? */ true, true }, 3601 /*256:out */ X86_MXCSR_DM | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED | X86_MXCSR_DE | X86_MXCSR_UE }, 3862 3602 #endif /* TODO_X86_MXCSR_UE_IEM */ 3863 3603 /*27|29*/{ { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 3866 3606 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_UM, /* DM on, UM on */ 3867 3607 /*128:out */ X86_MXCSR_DM | X86_MXCSR_UM, 3868 /*256:out */ X86_MXCSR_DM | X86_MXCSR_UM | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED | X86_MXCSR_DE, 3869 /*xcpt? */ true, true }, 3608 /*256:out */ X86_MXCSR_DM | X86_MXCSR_UM | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED | X86_MXCSR_DE }, 3870 3609 { { /*src2 */ { FP64_DENORM_MIN(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0) } }, 3871 3610 { /*src1 */ { FP64_DENORM_MAX(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MIN(0) } }, … … 3873 3612 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 3874 3613 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 3875 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 3876 /*xcpt? */ false, false }, 3614 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 3877 3615 /** @todo More denormals. */ 3878 3616 /* … … 3949 3687 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 3950 3688 /*128:out */ X86_MXCSR_XCPT_MASK, 3951 /*256:out */ -1, 3952 /*xcpt? */ false, false }, 3689 /*256:out */ -1 }, 3953 3690 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V7 } }, 3954 3691 { /*src1 */ { FP32_0(0), FP32_RAND_x7_V0 } }, … … 3956 3693 /*mxcsr:in */ 0, 3957 3694 /*128:out */ 0, 3958 /*256:out */ -1, 3959 /*xcpt? */ false, false }, 3695 /*256:out */ -1 }, 3960 3696 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V1 } }, 3961 3697 { /*src1 */ { FP32_0(0), FP32_RAND_x7_V2 } }, … … 3963 3699 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 3964 3700 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 3965 /*256:out */ -1, 3966 /*xcpt? */ false, false }, 3701 /*256:out */ -1 }, 3967 3702 { { /*src2 */ { FP32_0(1), FP32_RAND_x7_V3 } }, 3968 3703 { /*src1 */ { FP32_0(1), FP32_RAND_x7_V4 } }, … … 3970 3705 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 3971 3706 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 3972 /*256:out */ -1, 3973 /*xcpt? */ false, false }, 3707 /*256:out */ -1 }, 3974 3708 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V5 } }, 3975 3709 { /*src1 */ { FP32_0(0), FP32_RAND_x7_V6 } }, … … 3977 3711 /*mxcsr:in */ X86_MXCSR_FZ, 3978 3712 /*128:out */ X86_MXCSR_FZ, 3979 /*256:out */ -1, 3980 /*xcpt? */ false, false }, 3713 /*256:out */ -1 }, 3981 3714 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V3 } }, 3982 3715 { /*src1 */ { FP32_0(0), FP32_RAND_x7_V5 } }, … … 3984 3717 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_DOWN, 3985 3718 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_DOWN, 3986 /*256:out */ -1, 3987 /*xcpt? */ false, false }, 3719 /*256:out */ -1 }, 3988 3720 /* 3989 3721 * Infinity. … … 3994 3726 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_ZM | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM, 3995 3727 /*128:out */ X86_MXCSR_DM | X86_MXCSR_ZM | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM | X86_MXCSR_IE, 3996 /*256:out */ -1, 3997 /*xcpt? */ true, true }, 3728 /*256:out */ -1 }, 3998 3729 { { /*src2 */ { FP32_INF(0), FP32_RAND_x7_V1 } }, 3999 3730 { /*src1 */ { FP32_INF(1), FP32_RAND_x7_V2 } }, … … 4001 3732 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_ZM | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO, 4002 3733 /*128:out */ X86_MXCSR_DM | X86_MXCSR_ZM | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 4003 /*256:out */ -1, 4004 /*xcpt? */ true, true }, 3734 /*256:out */ -1 }, 4005 3735 { { /*src2 */ { FP32_INF(1), FP32_RAND_x7_V4 } }, 4006 3736 { /*src1 */ { FP32_INF(0), FP32_RAND_x7_V5 } }, … … 4008 3738 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 4009 3739 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN | X86_MXCSR_IE, 4010 /*256:out */ -1, 4011 /*xcpt? */ false, false }, 3740 /*256:out */ -1 }, 4012 3741 { { /*src2 */ { FP32_INF(0), FP32_RAND_x7_V6 } }, 4013 3742 { /*src1 */ { FP32_INF(1), FP32_RAND_x7_V3 } }, … … 4015 3744 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 4016 3745 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_IE, 4017 /*256:out */ -1, 4018 /*xcpt? */ false, false }, 3746 /*256:out */ -1 }, 4019 3747 { { /*src2 */ { FP32_INF(0), FP32_RAND_x7_V5 } }, 4020 3748 { /*src1 */ { FP32_INF(1), FP32_RAND_x7_V5 } }, … … 4022 3750 /*mxcsr:in */ X86_MXCSR_FZ, 4023 3751 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_IE, 4024 /*256:out */ -1, 4025 /*xcpt? */ true, true }, 3752 /*256:out */ -1 }, 4026 3753 { { /*src2 */ { FP32_INF(1), FP32_RAND_x7_V1 } }, 4027 3754 { /*src1 */ { FP32_INF(0), FP32_RAND_x7_V3 } }, … … 4029 3756 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 4030 3757 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 4031 /*256:out */ -1, 4032 /*xcpt? */ true, true }, 3758 /*256:out */ -1 }, 4033 3759 /* 4034 3760 * Overflow, Precision. … … 4039 3765 /*mxcsr:in */ 0, 4040 3766 /*128:out */ X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 4041 /*256:out */ -1, 4042 /*xcpt? */ true, true }, 3767 /*256:out */ -1 }, 4043 3768 { { /*src2 */ { FP32_NORM_MAX(1), FP32_RAND_x7_V4 } }, 4044 3769 { /*src1 */ { FP32_NORM_MAX(1), FP32_RAND_x7_V5 } }, … … 4046 3771 /*mxcsr:in */ X86_MXCSR_OM, 4047 3772 /*128:out */ X86_MXCSR_OM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 4048 /*256:out */ -1, 4049 /*xcpt? */ true, true }, 3773 /*256:out */ -1 }, 4050 3774 { { /*src2 */ { FP32_NORM_MAX(0), FP32_RAND_x7_V7 } }, 4051 3775 { /*src1 */ { FP32_NORM_MAX(0), FP32_RAND_x7_V0 } }, … … 4053 3777 /*mxcsr:in */ 0, 4054 3778 /*128:out */ X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 4055 /*256:out */ -1, 4056 /*xcpt? */ false, false }, 3779 /*256:out */ -1 }, 4057 3780 { { /*src2 */ { FP32_NORM_MAX(0), FP32_RAND_x7_V3 } }, 4058 3781 { /*src1 */ { FP32_NORM_MAX(0), FP32_RAND_x7_V1 } }, … … 4060 3783 /*mxcsr:in */ X86_MXCSR_OM, 4061 3784 /*128:out */ X86_MXCSR_OM | X86_MXCSR_PE | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 4062 /*256:out */ -1, 4063 /*xcpt? */ false, false }, 3785 /*256:out */ -1 }, 4064 3786 { { /*src2 */ { FP32_RAND_V0(1), FP32_RAND_x7_V4 } }, 4065 3787 { /*src1 */ { FP32_NORM_MAX(1), FP32_RAND_x7_V1 } }, … … 4067 3789 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OM | X86_MXCSR_PM, 4068 3790 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_PE, 4069 /*256:out */ -1, 4070 /*xcpt? */ false, false }, 3791 /*256:out */ -1 }, 4071 3792 { { /*src2 */ { FP32_NORM_MAX(1), FP32_RAND_x7_V5 } }, 4072 3793 { /*src1 */ { FP32_NORM_MAX(1), FP32_RAND_x7_V1 } }, … … 4074 3795 /*mxcsr:in */ 0, 4075 3796 /*128:out */ X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 4076 /*256:out */ -1, 4077 /*xcpt? */ false, false }, 3797 /*256:out */ -1 }, 4078 3798 { { /*src2 */ { FP32_NORM_MAX(1), FP32_RAND_x7_V5 } }, 4079 3799 { /*src1 */ { FP32_NORM_MAX(1), FP32_RAND_x7_V2 } }, … … 4081 3801 /*mxcsr:in */ X86_MXCSR_OM, 4082 3802 /*128:out */ X86_MXCSR_OM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 4083 /*256:out */ -1, 4084 /*xcpt? */ false, false }, 3803 /*256:out */ -1 }, 4085 3804 { { /*src2 */ { FP32_NORM_SAFE_INT_MIN(0), FP32_RAND_x7_V3 } }, 4086 3805 { /*src1 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_RAND_x7_V0 } }, … … 4088 3807 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 4089 3808 /*128:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_PE, 4090 /*256:out */ -1, 4091 /*xcpt? */ true, true }, 3809 /*256:out */ -1 }, 4092 3810 { { /*src2 */ { FP32_NORM_SAFE_INT_MIN(1), FP32_RAND_x7_V6 } }, 4093 3811 { /*src1 */ { FP32_NORM_SAFE_INT_MAX(1), FP32_RAND_x7_V4 } }, … … 4095 3813 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 4096 3814 /*128:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_PE, 4097 /*256:out */ -1, 4098 /*xcpt? */ true, true }, 3815 /*256:out */ -1 }, 4099 3816 /* 4100 3817 * Normals. … … 4105 3822 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 4106 3823 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 4107 /*256:out */ -1, 4108 /*xcpt? */ false, false }, 3824 /*256:out */ -1 }, 4109 3825 { { /*src2 */ { FP32_NORM_MAX(0), FP32_RAND_x7_V3 } }, 4110 3826 { /*src1 */ { FP32_NORM_MAX(1), FP32_RAND_x7_V3 } }, … … 4112 3828 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 4113 3829 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 4114 /*256:out */ -1, 4115 /*xcpt? */ false, false }, 3830 /*256:out */ -1 }, 4116 3831 { { /*src2 */ { FP32_V(0, 0x5ca5b8, 0x93)/*1807543*/, FP32_RAND_x7_V2 } }, 4117 3832 { /*src1 */ { FP32_V(0, 0x1ea980, 0x8f)/* 81235*/, FP32_RAND_x7_V1 } }, … … 4119 3834 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 4120 3835 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 4121 /*256:out */ -1, 4122 /*xcpt? */ false, false }, 3836 /*256:out */ -1 }, 4123 3837 { { /*src2 */ { FP32_V(0, 0x2514d6, 0x93)/*1352346.75*/, FP32_RAND_x7_V1 } }, 4124 3838 { /*src1 */ { FP32_V(0, 0x7c9000, 0x88)/* 1010.25*/, FP32_RAND_x7_V3 } }, … … 4126 3840 /*mxcsr:in */ 0, 4127 3841 /*128:out */ 0, 4128 /*256:out */ -1, 4129 /*xcpt? */ false, false }, 3842 /*256:out */ -1 }, 4130 3843 { { /*src2 */ { FP32_V(0, 0x74429f, 0x97)/*32015678*/, FP32_RAND_x7_V3 } }, 4131 3844 { /*src1 */ { FP32_V(1, 0x712060, 0x92)/*- 987654*/, FP32_RAND_x7_V5 } }, … … 4133 3846 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 4134 3847 /*128:out */ X86_MXCSR_RC_ZERO, 4135 /*256:out */ -1, 4136 /*xcpt? */ false, false }, 3848 /*256:out */ -1 }, 4137 3849 { { /*src2 */ { FP32_V(0, FP32_FRAC_NORM_MAX - 1, FP32_EXP_SAFE_INT_MAX), FP32_RAND_x7_V5 } }, 4138 3850 { /*src1 */ { FP32_1(0), FP32_RAND_x7_V2 } }, … … 4140 3852 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 4141 3853 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 4142 /*256:out */ -1, 4143 /*xcpt? */ false, false }, 3854 /*256:out */ -1 }, 4144 3855 { { /*src2 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_RAND_x7_V4 } }, 4145 3856 { /*src1 */ { FP32_1(1), FP32_RAND_x7_V3 } }, … … 4147 3858 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 4148 3859 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 4149 /*256:out */ -1, 4150 /*xcpt? */ false, false }, 3860 /*256:out */ -1 }, 4151 3861 { { /*src2 */ { FP32_V(0, 0x600000, 0x7e)/* 0.875*/, FP32_RAND_x7_V1 } }, 4152 3862 { /*src1 */ { FP32_V(0, 0x769b50, 0x92)/*1010101.000*/, FP32_RAND_x7_V1 } }, … … 4154 3864 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 4155 3865 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 4156 /*256:out */ -1, 4157 /*xcpt? */ false, false }, 3866 /*256:out */ -1 }, 4158 3867 { { /*src2 */ { FP32_NORM_SAFE_INT_MIN(0), FP32_RAND_x7_V2 } }, 4159 3868 { /*src1 */ { FP32_NORM_SAFE_INT_MIN(1), FP32_RAND_x7_V3 } }, … … 4161 3870 /*mxcsr:in */ X86_MXCSR_FZ, 4162 3871 /*128:out */ X86_MXCSR_FZ, 4163 /*256:out */ -1, 4164 /*xcpt? */ false, false }, 3872 /*256:out */ -1 }, 4165 3873 /* 4166 3874 * Denormals. … … 4171 3879 /*mxcsr:in */ 0, 4172 3880 /*128:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 4173 /*256:out */ -1, 4174 /*xcpt? */ true, true }, 3881 /*256:out */ -1 }, 4175 3882 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 128:out *AND* different output values */ 4176 3883 /*--|31*/{ { /*src2 */ { FP32_DENORM_MAX(0), FP32_RAND_x7_V5 } }, … … 4180 3887 /*mxcsr:in */ X86_MXCSR_DM, 4181 3888 /*128:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 4182 /*256:out */ -1, 4183 /*xcpt? */ true, true }, 3889 /*256:out */ -1 }, 4184 3890 #endif /* TODO_X86_MXCSR_UE_IEM */ 4185 3891 /*31|32*/{ { /*src2 */ { FP32_DENORM_MAX(0), FP32_RAND_x7_V1 } }, … … 4188 3894 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_UM, 4189 3895 /*128:out */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 4190 /*256:out */ -1, 4191 /*xcpt? */ true, true }, 3896 /*256:out */ -1 }, 4192 3897 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V6 } }, 4193 3898 { /*src1 */ { FP32_DENORM_MAX(0), FP32_RAND_x7_V5 } }, … … 4195 3900 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 4196 3901 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED, 4197 /*256:out */ -1, 4198 /*xcpt? */ false, false }, 3902 /*256:out */ -1 }, 4199 3903 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V1 } }, 4200 3904 { /*src1 */ { FP32_DENORM_MAX(0), FP32_RAND_x7_V2 } }, … … 4202 3906 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 4203 3907 /*128:out */ X86_MXCSR_DM | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 4204 /*256:out */ -1, 4205 /*xcpt? */ false, false }, 3908 /*256:out */ -1 }, 4206 3909 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V4 } }, 4207 3910 { /*src1 */ { FP32_DENORM_MAX(0), FP32_RAND_x7_V3 } }, … … 4209 3912 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 4210 3913 /*128:out */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_DE | X86_MXCSR_PE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 4211 /*256:out */ -1, 4212 /*xcpt? */ false, false }, 3914 /*256:out */ -1 }, 4213 3915 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_RAND_x7_V5 } }, 4214 3916 { /*src1 */ { FP32_DENORM_MAX(0), FP32_RAND_x7_V1 } }, … … 4216 3918 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_DE, 4217 3919 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_DE, 4218 /*256:out */ -1, 4219 /*xcpt? */ true, true }, 3920 /*256:out */ -1 }, 4220 3921 /** @todo More denormals etc. */ 4221 3922 /* … … 4281 3982 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 4282 3983 /*128:out */ X86_MXCSR_XCPT_MASK, 4283 /*256:out */ -1, 4284 /*xcpt? */ false, false }, 3984 /*256:out */ -1 }, 4285 3985 { { /*src2 */ { FP64_0(0), FP64_RAND_V3(0), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, 4286 3986 { /*src1 */ { FP64_0(0), FP64_RAND_V0(0), FP64_RAND_V1(1), FP64_RAND_V2(1) } }, … … 4288 3988 /*mxcsr:in */ 0, 4289 3989 /*128:out */ 0, 4290 /*256:out */ -1, 4291 /*xcpt? */ false, false }, 3990 /*256:out */ -1 }, 4292 3991 { { /*src2 */ { FP64_0(0), FP64_RAND_V1(0), FP64_RAND_V2(0), FP64_RAND_V0(1) } }, 4293 3992 { /*src1 */ { FP64_0(0), FP64_RAND_V0(0), FP64_RAND_V1(1), FP64_RAND_V2(1) } }, … … 4295 3994 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 4296 3995 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 4297 /*256:out */ -1, 4298 /*xcpt? */ false, false }, 3996 /*256:out */ -1 }, 4299 3997 { { /*src2 */ { FP64_0(1), FP64_RAND_V0(0), FP64_RAND_V1(0), FP64_RAND_V2(1) } }, 4300 3998 { /*src1 */ { FP64_0(1), FP64_RAND_V3(1), FP64_RAND_V2(0), FP64_RAND_V0(0) } }, … … 4302 4000 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 4303 4001 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 4304 /*256:out */ -1, 4305 /*xcpt? */ false, false }, 4002 /*256:out */ -1 }, 4306 4003 { { /*src2 */ { FP64_0(0), FP64_RAND_V0(0), FP64_RAND_V1(0), FP64_RAND_V2(1) } }, 4307 4004 { /*src1 */ { FP64_0(0), FP64_RAND_V3(1), FP64_RAND_V1(0), FP64_RAND_V0(0) } }, … … 4309 4006 /*mxcsr:in */ X86_MXCSR_FZ, 4310 4007 /*128:out */ X86_MXCSR_FZ, 4311 /*256:out */ -1, 4312 /*xcpt? */ false, false }, 4008 /*256:out */ -1 }, 4313 4009 { { /*src2 */ { FP64_0(0), FP64_RAND_V1(1), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, 4314 4010 { /*src1 */ { FP64_0(0), FP64_RAND_V3(1), FP64_RAND_V0(0), FP64_RAND_V2(1) } }, … … 4316 4012 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_DOWN, 4317 4013 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_DOWN, 4318 /*256:out */ -1, 4319 /*xcpt? */ false, false }, 4014 /*256:out */ -1 }, 4320 4015 /* 4321 4016 * Infinity. … … 4326 4021 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_ZM | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM, 4327 4022 /*128:out */ X86_MXCSR_DM | X86_MXCSR_ZM | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM | X86_MXCSR_IE, 4328 /*256:out */ -1, 4329 /*xcpt? */ true, true }, 4023 /*256:out */ -1 }, 4330 4024 { { /*src2 */ { FP64_INF(0), FP64_RAND_V1(0), FP64_RAND_V2(0), FP32_RAND_V3(1) } }, 4331 4025 { /*src1 */ { FP64_INF(1), FP64_RAND_V0(0), FP64_RAND_V1(1), FP32_RAND_V1(1) } }, … … 4333 4027 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_ZM | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO, 4334 4028 /*128:out */ X86_MXCSR_DM | X86_MXCSR_ZM | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 4335 /*256:out */ -1, 4336 /*xcpt? */ true, true }, 4029 /*256:out */ -1 }, 4337 4030 { { /*src2 */ { FP64_INF(1), FP64_RAND_V3(1), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, 4338 4031 { /*src1 */ { FP64_INF(0), FP64_RAND_V1(1), FP64_RAND_V1(0), FP64_RAND_V0(1) } }, … … 4340 4033 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 4341 4034 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN | X86_MXCSR_IE, 4342 /*256:out */ -1, 4343 /*xcpt? */ false, false }, 4035 /*256:out */ -1 }, 4344 4036 { { /*src2 */ { FP64_INF(0), FP64_RAND_V0(0), FP64_RAND_V1(0), FP64_RAND_V2(1) } }, 4345 4037 { /*src1 */ { FP64_INF(1), FP64_RAND_V3(1), FP64_RAND_V2(0), FP64_RAND_V1(0) } }, … … 4347 4039 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 4348 4040 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_IE, 4349 /*256:out */ -1, 4350 /*xcpt? */ false, false }, 4041 /*256:out */ -1 }, 4351 4042 { { /*src2 */ { FP64_INF(0), FP64_RAND_V0(0), FP64_RAND_V0(0), FP64_RAND_V0(1) } }, 4352 4043 { /*src1 */ { FP64_INF(1), FP64_RAND_V3(0), FP64_RAND_V2(1), FP64_RAND_V1(0) } }, … … 4354 4045 /*mxcsr:in */ X86_MXCSR_FZ, 4355 4046 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_IE, 4356 /*256:out */ -1, 4357 /*xcpt? */ true, true }, 4047 /*256:out */ -1 }, 4358 4048 { { /*src2 */ { FP64_INF(1), FP64_0(0), FP64_0(0), FP64_RAND_V1(1) } }, 4359 4049 { /*src1 */ { FP64_INF(0), FP64_0(1), FP64_0(1), FP64_RAND_V1(1) } }, … … 4361 4051 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 4362 4052 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 4363 /*256:out */ -1, 4364 /*xcpt? */ true, true }, 4053 /*256:out */ -1 }, 4365 4054 /* 4366 4055 * Overflow, Precision. … … 4371 4060 /*mxcsr:in */ 0, 4372 4061 /*128:out */ X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 4373 /*256:out */ -1, 4374 /*xcpt? */ true, true }, 4062 /*256:out */ -1 }, 4375 4063 { { /*src2 */ { FP64_NORM_MAX(1), FP64_0(0), FP64_0(0), FP64_RAND_V1(1) } }, 4376 4064 { /*src1 */ { FP64_NORM_MAX(1), FP64_0(1), FP64_0(1), FP64_RAND_V1(1) } }, … … 4378 4066 /*mxcsr:in */ X86_MXCSR_OM, 4379 4067 /*128:out */ X86_MXCSR_OM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 4380 /*256:out */ -1, 4381 /*xcpt? */ true, true }, 4068 /*256:out */ -1 }, 4382 4069 { { /*src2 */ { FP64_NORM_MAX(0), FP64_RAND_V3(1), FP64_RAND_V2(0), FP64_RAND_V0(1) } }, 4383 4070 { /*src1 */ { FP64_NORM_MAX(0), FP64_RAND_V0(1), FP64_RAND_V1(0), FP64_RAND_V2(1) } }, … … 4385 4072 /*mxcsr:in */ 0, 4386 4073 /*128:out */ X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 4387 /*256:out */ -1, 4388 /*xcpt? */ false, false }, 4074 /*256:out */ -1 }, 4389 4075 { { /*src2 */ { FP64_NORM_MAX(0), FP64_RAND_V3(1), FP64_RAND_V2(0), FP64_RAND_V0(1) } }, 4390 4076 { /*src1 */ { FP64_NORM_MAX(0), FP64_RAND_V0(1), FP64_RAND_V1(0), FP64_RAND_V2(1) } }, … … 4392 4078 /*mxcsr:in */ X86_MXCSR_OM, 4393 4079 /*128:out */ X86_MXCSR_OM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 4394 /*256:out */ -1, 4395 /*xcpt? */ false, false }, 4080 /*256:out */ -1 }, 4396 4081 { { /*src2 */ { FP64_RAND_V0(1), FP64_RAND_V1(0), FP64_RAND_V1(0), FP64_RAND_V3(1) } }, 4397 4082 { /*src1 */ { FP64_NORM_MAX(1), FP64_RAND_V2(0), FP64_RAND_V0(1), FP64_RAND_V1(0) } }, … … 4399 4084 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OM | X86_MXCSR_PM, 4400 4085 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_PE, 4401 /*256:out */ -1, 4402 /*xcpt? */ false, false }, 4086 /*256:out */ -1 }, 4403 4087 { { /*src2 */ { FP64_NORM_MAX(1), FP64_RAND_V1(1), FP64_RAND_V2(0), FP64_RAND_V0(1) } }, 4404 4088 { /*src1 */ { FP64_NORM_MAX(1), FP64_RAND_V0(1), FP64_RAND_V1(0), FP64_RAND_V2(1) } }, … … 4406 4090 /*mxcsr:in */ 0, 4407 4091 /*128:out */ X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 4408 /*256:out */ -1, 4409 /*xcpt? */ false, false }, 4092 /*256:out */ -1 }, 4410 4093 { { /*src2 */ { FP64_NORM_MAX(1), FP64_RAND_V1(1), FP64_RAND_V2(0), FP64_RAND_V0(1) } }, 4411 4094 { /*src1 */ { FP64_NORM_MAX(1), FP64_RAND_V0(1), FP64_RAND_V1(0), FP64_RAND_V2(1) } }, … … 4413 4096 /*mxcsr:in */ X86_MXCSR_OM, 4414 4097 /*128:out */ X86_MXCSR_OM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 4415 /*256:out */ -1, 4416 /*xcpt? */ false, false }, 4098 /*256:out */ -1 }, 4417 4099 { { /*src2 */ { FP64_NORM_SAFE_INT_MIN(0), FP64_RAND_V1(1), FP64_RAND_V3(0), FP64_RAND_V0(1) } }, 4418 4100 { /*src1 */ { FP64_NORM_SAFE_INT_MAX(0), FP64_RAND_V0(1), FP64_RAND_V1(0), FP64_RAND_V2(1) } }, … … 4420 4102 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 4421 4103 /*128:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_PE, 4422 /*256:out */ -1, 4423 /*xcpt? */ true, true }, 4104 /*256:out */ -1 }, 4424 4105 { { /*src2 */ { FP64_NORM_SAFE_INT_MIN(1), FP64_RAND_V1(1), FP64_RAND_V2(0), FP64_RAND_V3(1) } }, 4425 4106 { /*src1 */ { FP64_NORM_SAFE_INT_MAX(1), FP64_RAND_V2(1), FP64_RAND_V0(1), FP64_RAND_V1(0) } }, … … 4427 4108 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 4428 4109 /*128:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_PE, 4429 /*256:out */ -1, 4430 /*xcpt? */ true, true }, 4110 /*256:out */ -1 }, 4431 4111 /* 4432 4112 * Normals. … … 4437 4117 /*mxcsr:in */ 0, 4438 4118 /*128:out */ 0, 4439 /*256:out */ -1, 4440 /*xcpt? */ false, false }, 4119 /*256:out */ -1 }, 4441 4120 { { /*src2 */ { FP64_V(0, 0, 0x409)/*1024*/, FP64_RAND_V3(1), FP64_RAND_V2(0), FP64_RAND_V0(1) } }, 4442 4121 { /*src1 */ { FP64_V(0, 0, 0x408)/* 512*/, FP64_RAND_V2(1), FP64_RAND_V1(1), FP64_RAND_V3(0) } }, … … 4444 4123 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 4445 4124 /*128:out */ X86_MXCSR_XCPT_MASK, 4446 /*256:out */ -1, 4447 /*xcpt? */ false, false }, 4125 /*256:out */ -1 }, 4448 4126 { { /*src2 */ { FP64_V(0, 0xb800000000000, 0x404)/*55*/, FP64_RAND_V2(1), FP64_RAND_V1(0), FP64_RAND_V0(1) } }, 4449 4127 { /*src1 */ { FP64_V(0, 0xc000000000000, 0x401)/* 7*/, FP64_RAND_V1(1), FP64_RAND_V3(1), FP64_RAND_V2(0) } }, … … 4451 4129 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 4452 4130 /*128:out */ X86_MXCSR_XCPT_MASK, 4453 /*256:out */ -1, 4454 /*xcpt? */ false, false }, 4131 /*256:out */ -1 }, 4455 4132 { { /*src2 */ { FP64_V(0, 0x26580b4800000, 0x41d)/* 1234567890*/, FP64_RAND_V0(1), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, 4456 4133 { /*src1 */ { FP64_V(1, 0x26580b4800000, 0x41d)/*-1234567890*/, FP64_RAND_V1(1), FP64_RAND_V2(1), FP64_RAND_V3(0) } }, … … 4458 4135 /*mxcsr:in */ 0, 4459 4136 /*128:out */ 0, 4460 /*256:out */ -1, 4461 /*xcpt? */ false, false }, 4137 /*256:out */ -1 }, 4462 4138 { { /*src2 */ { FP64_V(0, 0xd6f3458800000, 0x41c)/*987654321*/, FP64_RAND_V2(1), FP64_RAND_V1(0), FP64_RAND_V0(1) } }, 4463 4139 { /*src1 */ { FP64_V(1, 0x9000000000000, 0x405)/* -100*/, FP64_RAND_V1(1), FP64_RAND_V3(1), FP64_RAND_V2(0) } }, … … 4465 4141 /*mxcsr:in */ 0, 4466 4142 /*128:out */ 0, 4467 /*256:out */ -1, 4468 /*xcpt? */ false, false }, 4143 /*256:out */ -1 }, 4469 4144 { { /*src2 */ { FP64_V(0, 0xcf0033a34f337, 0x432)/*4072598000007579.5*/, FP64_RAND_V0(1), FP64_RAND_V2(0), FP64_RAND_V0(1) } }, 4470 4145 { /*src1 */ { FP64_V(0, 0xd6eca42000000, 0x419)/* 123450000.5*/, FP64_RAND_V3(1), FP64_RAND_V0(0), FP64_RAND_V1(0) } }, … … 4472 4147 /*mxcsr:in */ 0, 4473 4148 /*128:out */ 0, 4474 /*256:out */ -1, 4475 /*xcpt? */ false, false }, 4149 /*256:out */ -1 }, 4476 4150 { { /*src2 */ { FP64_V(0, FP64_FRAC_NORM_MAX - 1, FP64_EXP_SAFE_INT_MAX), FP64_RAND_V1(0), FP64_RAND_V2(0), FP64_RAND_V3(0) } }, 4477 4151 { /*src1 */ { FP64_1(0), FP64_RAND_V2(0), FP64_RAND_V1(0), FP64_RAND_V2(1) } }, … … 4479 4153 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 4480 4154 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 4481 /*256:out */ -1, 4482 /*xcpt? */ false, false }, 4155 /*256:out */ -1 }, 4483 4156 { { /*src2 */ { FP64_NORM_SAFE_INT_MAX(0), FP64_RAND_V0(0), FP64_RAND_V1(0), FP64_RAND_V2(0) } }, 4484 4157 { /*src1 */ { FP64_1(0), FP64_RAND_V3(1), FP64_RAND_V2(1), FP64_RAND_V3(0) } }, … … 4486 4159 /*mxcsr:in */ X86_MXCSR_FZ, 4487 4160 /*128:out */ X86_MXCSR_FZ, 4488 /*256:out */ -1, 4489 /*xcpt? */ false, false }, 4161 /*256:out */ -1 }, 4490 4162 { { /*src2 */ { FP64_1(1), FP64_RAND_V1(1), FP64_RAND_V2(0), FP64_RAND_V3(0) } }, 4491 4163 { /*src1 */ { FP64_NORM_SAFE_INT_MAX(1), FP64_RAND_V3(1), FP64_RAND_V2(1), FP64_RAND_V3(0) } }, … … 4493 4165 /*mxcsr:in */ X86_MXCSR_FZ, 4494 4166 /*128:out */ X86_MXCSR_FZ, 4495 /*256:out */ -1, 4496 /*xcpt? */ false, false }, 4167 /*256:out */ -1 }, 4497 4168 { { /*src2 */ { FP64_NORM_SAFE_INT_MIN(0), FP64_RAND_V2(1), FP64_RAND_V2(0), FP64_RAND_V3(0) } }, 4498 4169 { /*src1 */ { FP64_NORM_SAFE_INT_MIN(1), FP64_RAND_V0(1), FP64_RAND_V1(0), FP64_RAND_V1(1) } }, … … 4500 4171 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 4501 4172 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 4502 /*256:out */ -1, 4503 /*xcpt? */ false, false }, 4173 /*256:out */ -1 }, 4504 4174 { { /*src2 */ { FP64_V(0, 0xc122186c3cfd0, 0x42d)/*123456789876543.25*/, FP64_RAND_V1(1), FP64_RAND_V2(0), FP64_RAND_V3(1) } }, 4505 4175 { /*src1 */ { FP64_V(0, 0xb88e0395d49b0, 0x42d)/*121098765432102.75*/, FP64_RAND_V2(0), FP64_RAND_V3(1), FP64_RAND_V1(1) } }, … … 4507 4177 /*mxcsr:in */ X86_MXCSR_RC_UP, 4508 4178 /*128:out */ X86_MXCSR_RC_UP, 4509 /*256:out */ -1, 4510 /*xcpt? */ false, false }, 4179 /*256:out */ -1 }, 4511 4180 /* 4512 4181 * Denormals. … … 4517 4186 /*mxcsr:in */ 0, 4518 4187 /*128:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 4519 /*256:out */ -1, 4520 /*xcpt? */ true, true }, 4188 /*256:out */ -1 }, 4521 4189 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 128:out *AND* different output values */ 4522 4190 /*--|33*/{ { /*src2 */ { FP64_DENORM_MAX(0), FP64_SNAN(0), FP64_SNAN(0), FP64_QNAN(0) } }, … … 4526 4194 /*mxcsr:in */ X86_MXCSR_DM, 4527 4195 /*128:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 4528 /*256:out */ -1, 4529 /*xcpt? */ true, true }, 4196 /*256:out */ -1 }, 4530 4197 #endif /* TODO_X86_MXCSR_UE_IEM */ 4531 4198 /*33|34*/{ { /*src2 */ { FP64_DENORM_MAX(0), FP64_SNAN(0), FP64_SNAN(0), FP64_QNAN(0) } }, … … 4534 4201 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_UM, 4535 4202 /*128:out */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 4536 /*256:out */ -1, 4537 /*xcpt? */ true, true }, 4203 /*256:out */ -1 }, 4538 4204 { { /*src2 */ { FP64_0(0), FP64_SNAN(1), FP64_INF(0), FP64_SNAN(0) } }, 4539 4205 { /*src1 */ { FP64_DENORM_MAX(0), FP64_INF(0), FP64_SNAN(1), FP64_QNAN(0) } }, … … 4541 4207 /*mxcsr:in */ 0, 4542 4208 /*128:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 4543 /*256:out */ -1, 4544 /*xcpt? */ false, false }, 4209 /*256:out */ -1 }, 4545 4210 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 128:out */ 4546 4211 /*--|36*/{ { /*src2 */ { FP64_0(0), FP64_SNAN(1), FP64_INF(0), FP64_SNAN(0) } }, … … 4549 4214 /*mxcsr:in */ X86_MXCSR_DM, 4550 4215 /*128:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 4551 /*256:out */ -1, 4552 /*xcpt? */ false, false }, 4216 /*256:out */ -1 }, 4553 4217 #endif /* TODO_X86_MXCSR_UE_IEM */ 4554 4218 /*35|37*/{ { /*src2 */ { FP64_0(0), FP64_SNAN(1), FP64_INF(0), FP64_SNAN(0) } }, … … 4557 4221 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_UM, 4558 4222 /*128:out */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 4559 /*256:out */ -1, 4560 /*xcpt? */ false, false }, 4223 /*256:out */ -1 }, 4561 4224 { { /*src2 */ { FP64_DENORM_MIN(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0) } }, 4562 4225 { /*src1 */ { FP64_DENORM_MAX(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MIN(0) } }, … … 4564 4227 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 4565 4228 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 4566 /*256:out */ -1, 4567 /*xcpt? */ false, false }, 4229 /*256:out */ -1 }, 4568 4230 /** @todo More Denormals. */ 4569 4231 /* … … 4629 4291 /*mxcsr:in */ 0, 4630 4292 /*128:out */ 0, 4631 /*256:out */ 0, 4632 /*xcpt? */ false, false }, 4293 /*256:out */ 0 }, 4633 4294 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 4634 4295 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 4636 4297 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 4637 4298 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 4638 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 4639 /*xcpt? */ false, false }, 4299 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 4640 4300 { { /*src2 */ { FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(1) } }, 4641 4301 { /*src1 */ { FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(1) } }, … … 4643 4303 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 4644 4304 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 4645 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 4646 /*xcpt? */ false, false }, 4305 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO }, 4647 4306 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(1) } }, 4648 4307 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(1) } }, … … 4650 4309 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 4651 4310 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 4652 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 4653 /*xcpt? */ false, false }, 4311 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 4654 4312 { { /*src2 */ { FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1) } }, 4655 4313 { /*src1 */ { FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1) } }, … … 4657 4315 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 4658 4316 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 4659 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 4660 /*xcpt? */ false, false }, 4317 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 4661 4318 /* 4662 4319 * Infinity. … … 4667 4324 /*mxcsr:in */ X86_MXCSR_IM, 4668 4325 /*128:out */ X86_MXCSR_IM | X86_MXCSR_IE, 4669 /*256:out */ X86_MXCSR_IM | X86_MXCSR_IE, 4670 /*xcpt? */ false, false }, 4326 /*256:out */ X86_MXCSR_IM | X86_MXCSR_IE }, 4671 4327 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(1), FP32_INF(1), FP32_0(0), FP32_0(0) } }, 4672 4328 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(1), FP32_INF(0), FP32_INF(0), FP32_INF(0) } }, … … 4674 4330 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 4675 4331 /*128:out */ X86_MXCSR_XCPT_MASK, 4676 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, 4677 /*xcpt? */ false, false }, 4332 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, 4678 4333 { { /*src2 */ { FP32_INF(0), FP32_INF(1), FP32_INF(0), FP32_INF(1), FP32_INF(1), FP32_INF(1), FP32_0(0), FP32_0(0) } }, 4679 4334 { /*src1 */ { FP32_INF(1), FP32_INF(0), FP32_0(0), FP32_0(0), FP32_INF(1), FP32_INF(0), FP32_INF(0), FP32_INF(0) } }, … … 4681 4336 /*mxcsr:in */ X86_MXCSR_FZ, 4682 4337 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_IE, 4683 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_IE, 4684 /*xcpt? */ true, true }, 4338 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_IE }, 4685 4339 { { /*src2 */ { FP32_INF(1), FP32_INF(1), FP32_INF(0), FP32_0(0), FP32_INF(1), FP32_INF(1), FP32_INF(0), FP32_0(0) } }, 4686 4340 { /*src1 */ { FP32_INF(0), FP32_INF(0), FP32_INF(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 4688 4342 /*mxcsr:in */ 0, 4689 4343 /*128:out */ 0, 4690 /*256:out */ 0, 4691 /*xcpt? */ false, false }, 4344 /*256:out */ 0 }, 4692 4345 { { /*src2 */ { FP32_INF(0), FP32_QNAN(1), FP32_INF(1), FP32_QNAN(0), FP32_INF(1), FP32_INF(1), FP32_0(0), FP32_0(0) } }, 4693 4346 { /*src1 */ { FP32_INF(0), FP32_QNAN(0), FP32_INF(1), FP32_QNAN(0), FP32_INF(1), FP32_QNAN(1), FP32_INF(0), FP32_INF(0) } }, … … 4695 4348 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 4696 4349 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 4697 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 4698 /*xcpt? */ false, false }, 4350 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 4699 4351 /* 4700 4352 * Overflow, Precision. … … 4705 4357 /*mxcsr:in */ 0, 4706 4358 /*128:out */ 0, 4707 /*256:out */ X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 4708 /*xcpt? */ false, true }, 4359 /*256:out */ X86_MXCSR_OE | BS3_MXCSR_OM_FIXED }, 4709 4360 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_NORM_MIN(1), FP32_NORM_MIN(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0) } }, 4710 4361 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(1) } }, … … 4712 4363 /*mxcsr:in */ X86_MXCSR_OM, 4713 4364 /*128:out */ X86_MXCSR_OM, 4714 /*256:out */ X86_MXCSR_OM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 4715 /*xcpt? */ false, true }, 4365 /*256:out */ X86_MXCSR_OM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 4716 4366 { { /*src2 */ { FP32_NORM_MIN(1), FP32_NORM_MIN(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 4717 4367 { /*src1 */ { FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 4719 4369 /*mxcsr:in */ 0, 4720 4370 /*128:out */ X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 4721 /*256:out */ X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 4722 /*xcpt? */ false, false }, 4371 /*256:out */ X86_MXCSR_OE | BS3_MXCSR_OM_FIXED }, 4723 4372 { { /*src2 */ { FP32_NORM_MIN(1), FP32_NORM_MIN(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 4724 4373 { /*src1 */ { FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 4726 4375 /*mxcsr:in */ X86_MXCSR_OM, 4727 4376 /*128:out */ X86_MXCSR_OM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 4728 /*256:out */ X86_MXCSR_OM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 4729 /*xcpt? */ false, false }, 4377 /*256:out */ X86_MXCSR_OM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 4730 4378 { { /*src2 */ { FP32_NORM_MAX(1), FP32_NORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(0) } }, 4731 4379 { /*src1 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_0(0), FP32_NORM_MAX(0) } }, … … 4733 4381 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 4734 4382 /*128:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 4735 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 4736 /*xcpt? */ false, false }, 4383 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED }, 4737 4384 { { /*src2 */ { FP32_NORM_MAX(1), FP32_NORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(0) } }, 4738 4385 { /*src1 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_0(0), FP32_NORM_MAX(0) } }, … … 4740 4387 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO, 4741 4388 /*128:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 4742 /*256:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 4743 /*xcpt? */ false, false }, 4389 /*256:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 4744 4390 { { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_0(0), FP32_NORM_MIN(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_0(0), FP32_NORM_MAX(0) } }, 4745 4391 { /*src1 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MIN(1), FP32_NORM_MIN(1), FP32_NORM_MIN(1), FP32_NORM_MAX(0), FP32_NORM_MIN(0), FP32_NORM_MAX(1) } }, … … 4747 4393 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 4748 4394 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_UP | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 4749 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 4750 /*xcpt? */ false, false }, 4395 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 4751 4396 { { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_0(0), FP32_NORM_MIN(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_0(0), FP32_NORM_MAX(0) } }, 4752 4397 { /*src1 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MIN(1), FP32_NORM_MIN(1), FP32_NORM_MIN(1), FP32_NORM_MAX(0), FP32_NORM_MIN(0), FP32_NORM_MAX(1) } }, … … 4754 4399 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_OM | X86_MXCSR_RC_UP, 4755 4400 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_OM | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 4756 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_OM | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 4757 /*xcpt? */ false, false }, 4401 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_OM | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 4758 4402 { { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(0), FP32_NORM_MIN(1), FP32_NORM_MIN(0) } }, 4759 4403 { /*src1 */ { FP32_NORM_MIN(1), FP32_NORM_MIN(1), FP32_NORM_MIN(0), FP32_NORM_MIN(0), FP32_0(0), FP32_NORM_MAX(1), FP32_NORM_MIN(1), FP32_NORM_MIN(1) } }, … … 4761 4405 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 4762 4406 /*128:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 4763 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 4764 /*xcpt? */ false, false }, 4407 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED }, 4765 4408 { { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(0), FP32_NORM_MIN(1), FP32_NORM_MIN(0) } }, 4766 4409 { /*src1 */ { FP32_NORM_MIN(1), FP32_NORM_MIN(1), FP32_NORM_MIN(0), FP32_NORM_MIN(0), FP32_0(0), FP32_NORM_MAX(1), FP32_NORM_MIN(1), FP32_NORM_MIN(1) } }, … … 4768 4411 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO, 4769 4412 /*128:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 4770 /*256:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 4771 /*xcpt? */ false, false }, 4413 /*256:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 4772 4414 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, 4773 4415 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1) } }, … … 4775 4417 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 4776 4418 /*128:out */ X86_MXCSR_RC_ZERO, 4777 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 4778 /*xcpt? */ false, true }, 4419 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED }, 4779 4420 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, 4780 4421 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1) } }, … … 4782 4423 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO, 4783 4424 /*128:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO, 4784 /*256:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 4785 /*xcpt? */ false, true }, 4425 /*256:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 4786 4426 { { /*src2 */ { FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_MAX(0), FP32_0(0), FP32_NORM_SAFE_INT_MAX(1), FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_MAX(0), FP32_0(0), FP32_NORM_SAFE_INT_MAX(1) } }, 4787 4427 { /*src1 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_SAFE_INT_MAX(1), FP32_NORM_SAFE_INT_MAX(1), FP32_NORM_SAFE_INT_MAX(0), FP32_NORM_MAX(0), FP32_0(0), FP32_NORM_SAFE_INT_MAX(1) } }, … … 4789 4429 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 4790 4430 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO | X86_MXCSR_PE, 4791 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO | X86_MXCSR_PE, 4792 /*xcpt? */ false, false }, 4431 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO | X86_MXCSR_PE }, 4793 4432 /* 4794 4433 * Normals. … … 4799 4438 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 4800 4439 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 4801 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 4802 /*xcpt? */ false, false }, 4440 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 4803 4441 { { /*src2 */ { FP32_NORM_V1(1), FP32_NORM_V1(0), FP32_NORM_V4(1), FP32_NORM_V4(0), FP32_NORM_V1(1), FP32_NORM_V1(0), FP32_NORM_V2(1), FP32_NORM_V2(0) } }, 4804 4442 { /*src1 */ { FP32_NORM_MAX(1), FP32_NORM_MAX(0), FP32_NORM_MIN(1), FP32_NORM_MIN(0), FP32_NORM_MAX(1), FP32_NORM_MAX(0), FP32_NORM_V3(0), FP32_NORM_V3(1) } }, … … 4806 4444 /*mxcsr:in */ 0, 4807 4445 /*128:out */ 0, 4808 /*256:out */ 0, 4809 /*xcpt? */ false, false }, 4446 /*256:out */ 0 }, 4810 4447 { { /*src2 */ { FP32_V(0, 0x5c0000, 0x84)/* 55*/, FP32_V(0, 0x600000, 0x81)/* 7.00*/, FP32_0(0), FP32_V(0, 0x5c0000, 0x84)/* 55.00*/, FP32_V(0, 0x253468, 0x93)/*1353357*/, FP32_V(1, 0x7c9000, 0x88)/*-1010.25*/, FP32_0(0), FP32_V(0, 0x534000, 0x86)/*211.25*/ } }, 4811 4448 { /*src1 */ { FP32_V(0, 0x669050, 0x93)/*1888778*/, FP32_V(1, 0x1ea980, 0x8f)/* -81235.00*/, FP32_V(0, 0x253468, 0x93)/*1353357*/, FP32_V(1, 0x7c9000, 0x88)/*-1010.25*/, FP32_V(0, 0x5c0000, 0x84)/* 55*/, FP32_V(0, 0x600000, 0x81)/*7*/, FP32_V(0, 0x534000, 0x86)/* 211.25*/, FP32_1(1) } }, … … 4813 4450 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 4814 4451 /*128:out */ X86_MXCSR_XCPT_MASK, 4815 /*256:out */ X86_MXCSR_XCPT_MASK, 4816 /*xcpt? */ false, false }, 4452 /*256:out */ X86_MXCSR_XCPT_MASK }, 4817 4453 { { /*src2 */ { FP32_V(0, 0x3c614e, 0x96)/*12345678*/, FP32_V(0, 0x3c614e, 0x96)/*12345678*/, FP32_0(0), FP32_NORM_V1(0), FP32_V(0, 0x3c614e, 0x97)/*24691356*/, FP32_V(1, 0x3c614e, 0x96)/*-12345678*/, FP32_0(0), FP32_1(1) } }, 4818 4454 { /*src1 */ { FP32_V(0, 0x74429f, 0x97)/*32015678*/, FP32_V(1, 0x712060, 0x92)/* -987654*/, FP32_NORM_V3(1), FP32_0(0), FP32_V(0, 0x74429f, 0x97)/*32015678*/, FP32_V(1, 0x712060, 0x92)/* -987654*/, FP32_0(0), FP32_1(0) } }, … … 4820 4456 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 4821 4457 /*128:out */ X86_MXCSR_XCPT_MASK, 4822 /*256:out */ X86_MXCSR_XCPT_MASK, 4823 /*xcpt? */ false, false }, 4458 /*256:out */ X86_MXCSR_XCPT_MASK }, 4824 4459 { { /*src2 */ { FP32_1(0), FP32_1(1), FP32_1(1), FP32_0(0), FP32_1(0), FP32_1(1), FP32_1(1), FP32_0(0) } }, 4825 4460 { /*src1 */ { FP32_V(0, FP32_FRAC_NORM_MAX - 1, FP32_EXP_SAFE_INT_MAX), FP32_1(0), FP32_NORM_SAFE_INT_MAX(0), FP32_1(1), FP32_V(0, FP32_FRAC_NORM_MAX - 1, FP32_EXP_SAFE_INT_MAX), FP32_1(0), FP32_NORM_SAFE_INT_MAX(0), FP32_1(1) } }, … … 4827 4462 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 4828 4463 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 4829 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 4830 /*xcpt? */ false, false }, 4464 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 4831 4465 { { /*src2 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_1(0), FP32_1(1), FP32_0(0), FP32_NORM_SAFE_INT_MAX(0), FP32_1(0), FP32_1(1), FP32_0(0) } }, 4832 4466 { /*src1 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_1(0), FP32_NORM_SAFE_INT_MAX(1), FP32_1(1), FP32_NORM_SAFE_INT_MAX(0), FP32_1(0), FP32_NORM_SAFE_INT_MAX(1), FP32_1(1) } }, … … 4834 4468 /*mxcsr:in */ 0, 4835 4469 /*128:out */ 0, 4836 /*256:out */ 0, 4837 /*xcpt? */ false, false }, 4470 /*256:out */ 0 }, 4838 4471 { { /*src2 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_1(0), FP32_1(1), FP32_0(0), FP32_NORM_SAFE_INT_MAX(0), FP32_1(0), FP32_1(1), FP32_0(0) } }, 4839 4472 { /*src1 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_1(0), FP32_NORM_SAFE_INT_MAX(1), FP32_1(1), FP32_NORM_SAFE_INT_MAX(0), FP32_1(0), FP32_NORM_SAFE_INT_MAX(1), FP32_1(1) } }, … … 4841 4474 /*mxcsr:in */ X86_MXCSR_FZ, 4842 4475 /*128:out */ X86_MXCSR_FZ, 4843 /*256:out */ X86_MXCSR_FZ, 4844 /*xcpt? */ false, false }, 4476 /*256:out */ X86_MXCSR_FZ }, 4845 4477 { { /*src2 */ { FP32_V(0, 0x6423f2, 0x92)/* 934463.125*/, FP32_V(1, 0x0a19f0, 0x8f)/*-70707.875*/, FP32_NORM_SAFE_INT_MIN(1), FP32_NORM_SAFE_INT_MIN(1), FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_SAFE_INT_MIN(0), FP32_V(0, 0x600000, 0x7e)/* 0.875*/, FP32_V(0, 0x769b50, 0x92)/*1010101.000*/ } }, 4846 4478 { /*src1 */ { FP32_V(0, 0x769b50, 0x92)/*1010101.000*/, FP32_V(0, 0x600000, 0x7e)/* 0.875*/, FP32_V(0, 0x430ebc, 0x91)/*399477.875*/, FP32_V(0, 0x3ce348, 0x90)/*193421.125*/, FP32_V(0, 0x16b43a, 0x93)/*1234567.25*/, FP32_V(0, 0x00c6d3, 0x94)/*2109876.75*/, FP32_V(0, 0x792318, 0x91)/*510232.750*/, FP32_V(1, 0x316740, 0x8e)/* -45415.250*/ } }, … … 4848 4480 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 4849 4481 /*128:out */ X86_MXCSR_XCPT_MASK, 4850 /*256:out */ X86_MXCSR_XCPT_MASK, 4851 /*xcpt? */ false, false }, 4482 /*256:out */ X86_MXCSR_XCPT_MASK }, 4852 4483 /* 4853 4484 * Denormals. … … 4858 4489 /*mxcsr:in */ 0, 4859 4490 /*128:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 4860 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 4861 /*xcpt? */ true, true }, 4491 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED }, 4862 4492 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 128:out or 256:out *AND* different output values */ 4863 4493 /*--|32*/{ { /*src2 */ { FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 4867 4497 /*mxcsr:in */ X86_MXCSR_DM, 4868 4498 /*128:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 4869 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 4870 /*xcpt? */ true, true }, 4499 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 4871 4500 #endif /* TODO_X86_MXCSR_UE_IEM */ 4872 4501 /*32|33*/{ { /*src2 */ { FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 4875 4504 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_UM, 4876 4505 /*128:out */ X86_MXCSR_DE | X86_MXCSR_DM | X86_MXCSR_UM | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 4877 /*256:out */ X86_MXCSR_DE | X86_MXCSR_DM | X86_MXCSR_UM | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 4878 /*xcpt? */ true, true }, 4506 /*256:out */ X86_MXCSR_DE | X86_MXCSR_DM | X86_MXCSR_UM | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 4879 4507 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 4880 4508 { /*src1 */ { FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0) } }, … … 4882 4510 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK, 4883 4511 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK, 4884 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK, 4885 /*xcpt? */ false, false }, 4512 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK }, 4886 4513 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0) } }, 4887 4514 { /*src1 */ { FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0) } }, … … 4889 4516 /*mxcsr:in */ X86_MXCSR_DAZ, 4890 4517 /*128:out */ X86_MXCSR_DAZ, 4891 /*256:out */ X86_MXCSR_DAZ, 4892 /*xcpt? */ false, false }, 4518 /*256:out */ X86_MXCSR_DAZ }, 4893 4519 { { /*src2 */ { FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 4894 4520 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 4896 4522 /*mxcsr:in */ 0, 4897 4523 /*128:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 4898 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 4899 /*xcpt? */ true, true }, 4524 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED }, 4900 4525 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 128:out or 256:out *AND* different output values */ 4901 4526 /*--|37*/{ { /*src2 */ { FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 4905 4530 /*mxcsr:in */ X86_MXCSR_DM, 4906 4531 /*128:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 4907 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 4908 /*xcpt? */ true, true }, 4532 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 4909 4533 #endif /* TODO_X86_MXCSR_UE_IEM */ 4910 4534 /*36|38*/{ { /*src2 */ { FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 4913 4537 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_UM, 4914 4538 /*128:out */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 4915 /*256:out */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 4916 /*xcpt? */ true, true }, 4539 /*256:out */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 4917 4540 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(1) } }, 4918 4541 { /*src1 */ { FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 4920 4543 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK, 4921 4544 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK, 4922 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK, 4923 /*xcpt? */ false, false }, 4545 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK }, 4924 4546 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0) } }, 4925 4547 { /*src1 */ { FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0) } }, … … 4927 4549 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 4928 4550 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 4929 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 4930 /*xcpt? */ false, false }, 4551 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP }, 4931 4552 /** @todo More Denormals. */ 4932 4553 /* … … 5003 4624 /*mxcsr:in */ 0, 5004 4625 /*128:out */ 0, 5005 /*256:out */ 0, 5006 /*xcpt? */ false, false }, 4626 /*256:out */ 0 }, 5007 4627 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, 5008 4628 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 5010 4630 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 5011 4631 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 5012 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 5013 /*xcpt? */ false, false }, 4632 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 5014 4633 { { /*src2 */ { FP64_0(1), FP64_0(0), FP64_0(0), FP64_0(0) } }, 5015 4634 { /*src1 */ { FP64_0(1), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 5017 4636 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 5018 4637 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 5019 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 5020 /*xcpt? */ false, false }, 4638 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO }, 5021 4639 { { /*src2 */ { FP64_0(1), FP64_0(0), FP64_0(1), FP64_0(1) } }, 5022 4640 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_0(1), FP64_0(0) } }, … … 5024 4642 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 5025 4643 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 5026 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 5027 /*xcpt? */ false, false }, 4644 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 5028 4645 { { /*src2 */ { FP64_0(0), FP64_0(1), FP64_0(0), FP64_0(1) } }, 5029 4646 { /*src1 */ { FP64_0(0), FP64_0(1), FP64_0(0), FP64_0(1) } }, … … 5031 4648 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 5032 4649 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 5033 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 5034 /*xcpt? */ false, false }, 4650 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 5035 4651 /* 5036 4652 * Infinity. … … 5041 4657 /*mxcsr:in */ X86_MXCSR_IM, 5042 4658 /*128:out */ X86_MXCSR_IM | X86_MXCSR_IE, 5043 /*256:out */ X86_MXCSR_IM | X86_MXCSR_IE, 5044 /*xcpt? */ false, false }, 4659 /*256:out */ X86_MXCSR_IM | X86_MXCSR_IE }, 5045 4660 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_INF(1), FP64_INF(1) } }, 5046 4661 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_INF(1), FP64_INF(0) } }, … … 5048 4663 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 5049 4664 /*128:out */ X86_MXCSR_XCPT_MASK, 5050 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, 5051 /*xcpt? */ false, false }, 4665 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, 5052 4666 { { /*src2 */ { FP64_INF(0), FP64_INF(1), FP64_INF(0), FP64_INF(1) } }, 5053 4667 { /*src1 */ { FP64_INF(1), FP64_INF(0), FP64_0(0), FP64_0(0) } }, … … 5055 4669 /*mxcsr:in */ X86_MXCSR_FZ, 5056 4670 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_IE, 5057 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_IE, 5058 /*xcpt? */ true, true }, 4671 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_IE }, 5059 4672 { { /*src2 */ { FP64_INF(1), FP64_INF(1), FP64_INF(0), FP64_0(0) } }, 5060 4673 { /*src1 */ { FP64_INF(0), FP64_INF(0), FP64_INF(1), FP64_0(0) } }, … … 5062 4675 /*mxcsr:in */ 0, 5063 4676 /*128:out */ 0, 5064 /*256:out */ 0, 5065 /*xcpt? */ false, false }, 4677 /*256:out */ 0 }, 5066 4678 { { /*src2 */ { FP64_INF(0), FP64_QNAN(1), FP64_INF(1), FP64_QNAN(0) } }, 5067 4679 { /*src1 */ { FP64_INF(0), FP64_QNAN(0), FP64_INF(1), FP64_QNAN(0) } }, … … 5069 4681 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 5070 4682 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 5071 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 5072 /*xcpt? */ false, false }, 4683 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 5073 4684 /* 5074 4685 * Overflow, Precision. … … 5079 4690 /*mxcsr:in */ 0, 5080 4691 /*128:out */ 0, 5081 /*256:out */ X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY, 5082 /*xcpt? */ false, true }, 4692 /*256:out */ X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY }, 5083 4693 { { /*src2 */ { FP64_NORM_MIN(1), FP64_NORM_MIN(1), FP64_NORM_MAX(0), FP64_NORM_MAX(0) } }, 5084 4694 { /*src1 */ { FP64_NORM_MAX(1), FP64_NORM_MAX(1), FP64_NORM_MAX(1), FP64_NORM_MAX(1) } }, … … 5086 4696 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_PM, 5087 4697 /*128:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY, 5088 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY, 5089 /*xcpt? */ false, false }, 4698 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY }, 5090 4699 { { /*src2 */ { FP64_NORM_MAX(1), FP64_NORM_MAX(0), FP64_0(0), FP64_0(0) } }, 5091 4700 { /*src1 */ { FP64_NORM_MAX(0), FP64_NORM_MAX(0), FP64_NORM_MAX(1), FP64_NORM_MAX(1) } }, … … 5093 4702 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO, 5094 4703 /*128:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY, 5095 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY, 5096 /*xcpt? */ false, false }, 4704 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY }, 5097 4705 { { /*src2 */ { FP64_NORM_MAX(0), FP64_NORM_MAX(1), FP64_0(0), FP64_NORM_MIN(1) } }, 5098 4706 { /*src1 */ { FP64_NORM_MAX(0), FP64_NORM_MAX(0), FP64_NORM_MIN(1), FP64_NORM_MIN(1) } }, … … 5100 4708 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_UP, 5101 4709 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY, 5102 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY, 5103 /*xcpt? */ false, false }, 4710 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY }, 5104 4711 { { /*src2 */ { FP64_NORM_MAX(0), FP64_NORM_MAX(0), FP64_0(0), FP64_NORM_MAX(0) } }, 5105 4712 { /*src1 */ { FP64_NORM_MIN(1), FP64_NORM_MAX(0), FP64_NORM_MIN(0), FP64_NORM_MAX(1) } }, … … 5107 4714 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_UP, 5108 4715 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE, 5109 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE, 5110 /*xcpt? */ false, false }, 4716 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE }, 5111 4717 { { /*src2 */ { FP64_NORM_MAX(0), FP64_NORM_MAX(0), FP64_NORM_MAX(0), FP64_0(0) } }, 5112 4718 { /*src1 */ { FP64_NORM_MIN(1), FP64_NORM_MIN(1), FP64_NORM_MIN(0), FP64_NORM_MIN(0) } }, … … 5114 4720 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO, 5115 4721 /*128:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY, 5116 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY, 5117 /*xcpt? */ false, false }, 4722 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY }, 5118 4723 { { /*src2 */ { FP64_0(0), FP64_NORM_MAX(0), FP64_NORM_MIN(1), FP64_NORM_MIN(0) } }, 5119 4724 { /*src1 */ { FP64_NORM_MAX(1), FP64_NORM_MAX(1), FP64_NORM_MIN(1), FP64_NORM_MIN(1) } }, … … 5121 4726 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO, 5122 4727 /*128:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY, 5123 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY, 5124 /*xcpt? */ false, false }, 4728 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY }, 5125 4729 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_NORM_MAX(0), FP64_NORM_MAX(1) } }, 5126 4730 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_NORM_MAX(0), FP64_NORM_MAX(0) } }, … … 5128 4732 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 5129 4733 /*128:out */ X86_MXCSR_RC_ZERO, 5130 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY, 5131 /*xcpt? */ false, true }, 4734 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY }, 5132 4735 { { /*src2 */ { FP64_NORM_SAFE_INT_MIN(0), FP64_NORM_SAFE_INT_MAX(0), FP64_NORM_SAFE_INT_MAX(0), FP64_NORM_SAFE_INT_MAX(1) } }, 5133 4736 { /*src1 */ { FP64_NORM_SAFE_INT_MAX(0), FP64_NORM_SAFE_INT_MIN(0), FP64_NORM_SAFE_INT_MAX(0), FP64_NORM_SAFE_INT_MIN(0) } }, … … 5135 4738 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 5136 4739 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO | X86_MXCSR_PE, 5137 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO | X86_MXCSR_PE, 5138 /*xcpt? */ false, false }, 4740 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO | X86_MXCSR_PE }, 5139 4741 /* 5140 4742 * Normals. … … 5145 4747 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 5146 4748 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 5147 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 5148 /*xcpt? */ false, false }, 4749 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 5149 4750 { { /*src2 */ { FP64_V(0, 0xb800000000000, 0x404)/* 55*/, FP64_V(0, 0xc000000000000, 0x401)/* 7*/, FP64_V(0, 0x26580b4800000, 0x41d)/*1234567890*/, FP64_V(1, 0x26580b4800000, 0x41d)/*-1234567890*/ } }, 5150 4751 { /*src1 */ { FP64_V(0, 0, 0x409)/*1024*/, FP64_V(0, 0, 0x408)/*512*/, FP64_V(0, 0xd6f3458800000, 0x41c)/* 987654321*/, FP64_V(1, 0x9000000000000, 0x405)/* -100*/ } }, … … 5152 4753 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 5153 4754 /*128:out */ X86_MXCSR_XCPT_MASK, 5154 /*256:out */ X86_MXCSR_XCPT_MASK, 5155 /*xcpt? */ false, false }, 4755 /*256:out */ X86_MXCSR_XCPT_MASK }, 5156 4756 { { /*src2 */ { FP64_V(0, 0xc122186c3cfd0, 0x42d)/*123456789876543.25*/, FP64_V(0, 0xb88e0395d49b0, 0x42d)/*121098765432102.75*/, FP64_NORM_V2(1), FP64_NORM_V2(0) } }, 5157 4757 { /*src1 */ { FP64_V(0, 0xcf0033a34f337, 0x432)/*4072598000007579.5*/, FP64_V(0, 0xd6eca42000000, 0x419)/* 123450000.50*/, FP64_NORM_V0(1), FP64_NORM_V0(0) } }, … … 5159 4759 /*mxcsr:in */ 0, 5160 4760 /*128:out */ 0, 5161 /*256:out */ 0, 5162 /*xcpt? */ false, false }, 4761 /*256:out */ 0 }, 5163 4762 { { /*src2 */ { FP64_NORM_SAFE_INT_MAX(0), FP64_1(1), FP64_NORM_V3(1), FP64_NORM_V3(0) } }, 5164 4763 { /*src1 */ { FP64_V(0, FP64_FRAC_NORM_MAX - 1, FP64_EXP_SAFE_INT_MAX), FP64_1(0), FP64_NORM_V1(0), FP64_NORM_V1(1) } }, … … 5166 4765 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 5167 4766 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 5168 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 5169 /*xcpt? */ false, false }, 4767 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 5170 4768 { { /*src2 */ { FP64_NORM_SAFE_INT_MIN(0), FP64_0(0), FP64_NORM_SAFE_INT_MIN(1), FP64_NORM_SAFE_INT_MIN(1) } }, 5171 4769 { /*src1 */ { FP64_NORM_SAFE_INT_MIN(1), FP64_NORM_SAFE_INT_MIN(0), FP64_NORM_SAFE_INT_MIN(0), FP64_NORM_SAFE_INT_MIN(0) } }, … … 5173 4771 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 5174 4772 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 5175 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 5176 /*xcpt? */ false, false }, 4773 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 5177 4774 { { /*src2 */ { FP64_V(0, 0xc122186c3cfd0, 0x42d)/*123456789876543.25*/, FP64_V(1, 0xc122186c3cfd0, 0x42d)/*-123456789876543.25*/, FP64_NORM_SAFE_INT_MIN(1), FP64_NORM_SAFE_INT_MIN(1) } }, 5178 4775 { /*src1 */ { FP64_V(0, 0xc122186c3cfd0, 0x42d)/*123456789876543.25*/, FP64_V(0, 0xb88e0395d49b0, 0x42d)/* 121098765432102.75*/, FP64_NORM_V0(0), FP64_NORM_V0(1) } }, … … 5180 4777 /*mxcsr:in */ X86_MXCSR_RC_UP, 5181 4778 /*128:out */ X86_MXCSR_RC_UP, 5182 /*256:out */ X86_MXCSR_RC_UP, 5183 /*xcpt? */ false, false }, 4779 /*256:out */ X86_MXCSR_RC_UP }, 5184 4780 /* 5185 4781 * Denormals. … … 5190 4786 /*mxcsr:in */ 0, 5191 4787 /*128:out */ X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED, 5192 /*256:out */ X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED, 5193 /*xcpt? */ true, true }, 4788 /*256:out */ X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED }, 5194 4789 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 128:out or 256:out */ 5195 4790 /*--|26*/{ { /*src2 */ { FP64_DENORM_MAX(0), FP64_0(0), FP64_DENORM_MAX(0), FP64_0(0) } }, … … 5198 4793 /*mxcsr:in */ X86_MXCSR_DM, 5199 4794 /*128:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 5200 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 5201 /*xcpt? */ true, true }, 4795 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 5202 4796 #endif /* TODO_X86_MXCSR_UE_IEM */ 5203 4797 /*26|27*/{ { /*src2 */ { FP64_DENORM_MAX(0), FP64_0(0), FP64_DENORM_MAX(0), FP64_0(0) } }, … … 5206 4800 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_UM, 5207 4801 /*128:out */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 5208 /*256:out */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 5209 /*xcpt? */ true, true }, 4802 /*256:out */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 5210 4803 { { /*src2 */ { FP64_DENORM_MAX(0), FP64_DENORM_MAX(0), FP64_DENORM_MIN(1), FP64_DENORM_MIN(1) } }, 5211 4804 { /*src1 */ { FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(1), FP64_DENORM_MAX(1) } }, … … 5213 4806 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK, 5214 4807 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK, 5215 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK, 5216 /*xcpt? */ false, false }, 4808 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK }, 5217 4809 { { /*src2 */ { FP64_DENORM_MAX(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, 5218 4810 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_DENORM_MIN(0), FP64_0(0) } }, … … 5220 4812 /*mxcsr:in */ 0, 5221 4813 /*128:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 5222 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 5223 /*xcpt? */ true, true }, 4814 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED }, 5224 4815 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 128:out or 256:out *AND* different output values */ 5225 4816 /*--|30*/{ { /*src2 */ { FP64_DENORM_MAX(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 5229 4820 /*mxcsr:in */ X86_MXCSR_DM, 5230 4821 /*128:out */ X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 5231 /*256:out */ X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 5232 /*xcpt? */ true, true }, 4822 /*256:out */ X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 5233 4823 #endif /* TODO_X86_MXCSR_UE_IEM */ 5234 4824 /*29|31*/{ { /*src2 */ { FP64_DENORM_MAX(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 5237 4827 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_UM, 5238 4828 /*128:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 5239 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 5240 /*xcpt? */ true, true }, 4829 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 5241 4830 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_DENORM_MIN(1), FP64_DENORM_MAX(1) } }, 5242 4831 { /*src1 */ { FP64_0(1), FP64_DENORM_MAX(0), FP64_DENORM_MAX(1), FP64_0(0) } }, … … 5244 4833 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_XCPT_MASK, 5245 4834 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_XCPT_MASK, 5246 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_XCPT_MASK, 5247 /*xcpt? */ false, false }, 4835 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_XCPT_MASK }, 5248 4836 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0) } }, 5249 4837 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_DENORM_MIN(1), FP64_DENORM_MIN(1) } }, … … 5251 4839 /*mxcsr:in */ 0, 5252 4840 /*128:out */ 0, 5253 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 5254 /*xcpt? */ false, true }, 4841 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED }, 5255 4842 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 128:out or 256:out */ 5256 4843 /*--|34*/{ { /*src2 */ { FP64_0(0), FP64_0(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0) } }, … … 5259 4846 /*mxcsr:in */ X86_MXCSR_DM, 5260 4847 /*128:out */ X86_MXCSR_DM, 5261 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 5262 /*xcpt? */ false, true }, 4848 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 5263 4849 #endif /* TODO_X86_MXCSR_UE_IEM */ 5264 4850 /*32|35*/{ { /*src2 */ { FP64_0(0), FP64_0(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0) } }, … … 5267 4853 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_UM, 5268 4854 /*128:out */ X86_MXCSR_DM | X86_MXCSR_UM, 5269 /*256:out */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 5270 /*xcpt? */ false, true }, 4855 /*256:out */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 5271 4856 /* 5272 4857 * Invalids. … … 5342 4927 /*mxcsr:in */ 0, 5343 4928 /*128:out */ 0, 5344 /*256:out */ 0, 5345 /*xcpt? */ false, false }, 4929 /*256:out */ 0 }, 5346 4930 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 5347 4931 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 5349 4933 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 5350 4934 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 5351 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 5352 /*xcpt? */ false, false }, 4935 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 5353 4936 { { /*src2 */ { FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(1) } }, 5354 4937 { /*src1 */ { FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(1) } }, … … 5356 4939 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 5357 4940 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 5358 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 5359 /*xcpt? */ false, false }, 4941 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 5360 4942 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(1) } }, 5361 4943 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(1) } }, … … 5363 4945 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 5364 4946 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 5365 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 5366 /*xcpt? */ false, false }, 4947 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN }, 5367 4948 { { /*src2 */ { FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1) } }, 5368 4949 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1) } }, … … 5370 4951 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 5371 4952 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 5372 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 5373 /*xcpt? */ false, false }, 4953 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ }, 5374 4954 /* 5375 4955 * Infinity. … … 5380 4960 /*mxcsr:in */ X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM, 5381 4961 /*128:out */ X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM, 5382 /*256:out */ X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM, 5383 /*xcpt? */ false, false }, 4962 /*256:out */ X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM }, 5384 4963 { { /*src2 */ { FP32_INF(0), FP32_0(0), FP32_0(0), FP32_INF(1), FP32_INF(1), FP32_0(0), FP32_0(0), FP32_INF(1) } }, 5385 4964 { /*src1 */ { FP32_INF(0), FP32_0(0), FP32_0(0), FP32_INF(1), FP32_INF(0), FP32_0(0), FP32_0(0), FP32_INF(1) } }, … … 5387 4966 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 5388 4967 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, 5389 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE , /*xcpt? */ false, false},4968 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, 5390 4969 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(1) } }, 5391 4970 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(1) } }, … … 5393 4972 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 5394 4973 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, 5395 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, 5396 /*xcpt? */ false, false }, 4974 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, 5397 4975 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(1), FP32_0(1), FP32_0(1), FP32_0(0) } }, 5398 4976 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(1), FP32_0(1), FP32_0(1), FP32_0(0) } }, … … 5400 4978 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 5401 4979 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 5402 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_IE, 5403 /*xcpt? */ false, false }, 4980 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_IE }, 5404 4981 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(0) } }, 5405 4982 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(0) } }, … … 5407 4984 /*mxcsr:in */ X86_MXCSR_FZ, 5408 4985 /*128:out */ X86_MXCSR_FZ, 5409 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_IE, 5410 /*xcpt? */ false, true }, 4986 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_IE }, 5411 4987 { { /*src2 */ { FP32_INF(1), FP32_INF(0), FP32_0(0), FP32_INF(0), FP32_0(0), FP32_INF(1), FP32_INF(1), FP32_INF(0) } }, 5412 4988 { /*src1 */ { FP32_INF(0), FP32_INF(0), FP32_0(1), FP32_INF(0), FP32_0(0), FP32_INF(0), FP32_INF(0), FP32_INF(1) } }, … … 5414 4990 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 5415 4991 /*128:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 5416 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 5417 /*xcpt? */ true, true }, 4992 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_IE }, 5418 4993 /* 5419 4994 * Overflow, Precision. … … 5424 4999 /*mxcsr:in */ 0, 5425 5000 /*128:out */ 0, 5426 /*256:out */ X86_MXCSR_PE, 5427 /*xcpt? */ false, true }, 5001 /*256:out */ X86_MXCSR_PE }, 5428 5002 { { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_0(0), FP32_NORM_MAX(0) } }, 5429 5003 { /*src1 */ { FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_0(0), FP32_0(0), FP32_NORM_MAX(1), FP32_NORM_MAX(0), FP32_0(0), FP32_NORM_MAX(0) } }, … … 5431 5005 /*mxcsr:in */ 0, 5432 5006 /*128:out */ X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 5433 /*256:out */ X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 5434 /*xcpt? */ false, false }, 5007 /*256:out */ X86_MXCSR_OE | BS3_MXCSR_OM_FIXED }, 5435 5008 { { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_0(0), FP32_NORM_MAX(0) } }, 5436 5009 { /*src1 */ { FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_0(0), FP32_0(0), FP32_NORM_MAX(1), FP32_NORM_MAX(0), FP32_0(0), FP32_NORM_MAX(0) } }, … … 5438 5011 /*mxcsr:in */ X86_MXCSR_OM, 5439 5012 /*128:out */ X86_MXCSR_OM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 5440 /*256:out */ X86_MXCSR_OM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 5441 /*xcpt? */ false, false }, 5013 /*256:out */ X86_MXCSR_OM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 5442 5014 { { /*src2 */ { FP32_NORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(0) } }, 5443 5015 { /*src1 */ { FP32_NORM_MAX(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(1) } }, … … 5445 5017 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ, 5446 5018 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 5447 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 5448 /*xcpt? */ false, false }, 5019 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED }, 5449 5020 { { /*src2 */ { FP32_NORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(0) } }, 5450 5021 { /*src1 */ { FP32_NORM_MAX(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(1) } }, … … 5452 5023 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ, 5453 5024 /*128:out */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 5454 /*256:out */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 5455 /*xcpt? */ false, false }, 5025 /*256:out */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 5456 5026 #ifdef TODO_X86_MXCSR_PE_IEM_SSE /** @todo THIS FAILS ON IEM: X86_MXCSR_PE not set in 128:out(SSE-128); properly set in 128:out(AVX-128) */ 5457 5027 /*--|16*/{ { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_MIN(1), FP32_0(0), FP32_NORM_MAX(0), FP32_0(0), FP32_V(1, 0, FP32_EXP_NORM_MIN + 1), FP32_NORM_MIN(1), FP32_NORM_MAX(0) } }, … … 5460 5030 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 5461 5031 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 5462 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE, 5463 /*xcpt? */ false, false }, 5032 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE }, 5464 5033 #endif /* TODO_X86_MXCSR_PE_IEM_SSE */ 5465 5034 /*16|17*/{ { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_MIN(1), FP32_0(0), FP32_NORM_MAX(0), FP32_0(0), FP32_V(1, 0, FP32_EXP_NORM_MIN + 1), FP32_NORM_MIN(1), FP32_NORM_MAX(0) } }, … … 5468 5037 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 5469 5038 /*128:out */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 5470 /*256:out */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE, 5471 /*xcpt? */ false, false }, 5039 /*256:out */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE }, 5472 5040 { { /*src2 */ { FP32_V(1, 0, FP32_EXP_NORM_MIN + 1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_0(0), FP32_0(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_V(1, 0, 2) } }, 5473 5041 { /*src1 */ { FP32_NORM_MIN(1), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_0(0), FP32_0(1), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MIN(1) } }, … … 5475 5043 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 5476 5044 /*128:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 5477 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 5478 /*xcpt? */ false, false }, 5045 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED }, 5479 5046 { { /*src2 */ { FP32_V(1, 0, FP32_EXP_NORM_MIN + 1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_0(0), FP32_0(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_V(1, 0, 2) } }, 5480 5047 { /*src1 */ { FP32_NORM_MIN(1), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_0(0), FP32_0(1), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MIN(1) } }, … … 5482 5049 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO, 5483 5050 /*128:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 5484 /*256:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 5485 /*xcpt? */ false, false }, 5051 /*256:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 5486 5052 { { /*src2 */ { FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(0), FP32_NORM_MIN(0), FP32_NORM_MAX(0), FP32_NORM_MIN(1), FP32_NORM_MIN(0) } }, 5487 5053 { /*src1 */ { FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_NORM_MIN(0), FP32_NORM_MAX(1), FP32_NORM_MIN(1), FP32_NORM_MIN(0) } }, … … 5489 5055 /*mxcsr:in */ X86_MXCSR_RC_UP, 5490 5056 /*128:out */ X86_MXCSR_RC_UP, 5491 /*256:out */ X86_MXCSR_RC_UP | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 5492 /*xcpt? */ false, false }, 5057 /*256:out */ X86_MXCSR_RC_UP | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED }, 5493 5058 { { /*src2 */ { FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(0), FP32_NORM_MIN(0), FP32_NORM_MAX(0), FP32_NORM_MIN(1), FP32_NORM_MIN(0) } }, 5494 5059 { /*src1 */ { FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_NORM_MIN(0), FP32_NORM_MAX(1), FP32_NORM_MIN(1), FP32_NORM_MIN(0) } }, … … 5496 5061 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_RC_UP, 5497 5062 /*128:out */ X86_MXCSR_OM | X86_MXCSR_RC_UP, 5498 /*256:out */ X86_MXCSR_OM | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 5499 /*xcpt? */ false, false }, 5063 /*256:out */ X86_MXCSR_OM | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 5500 5064 { { /*src2 */ { FP32_NORM_MIN(0), FP32_NORM_MIN(1), FP32_NORM_MIN(1), FP32_NORM_MIN(0), FP32_NORM_MIN(0), FP32_NORM_MIN(1), FP32_NORM_MIN(1), FP32_NORM_MIN(0) } }, 5501 5065 { /*src1 */ { FP32_NORM_MIN(0), FP32_NORM_MAX(1), FP32_NORM_MIN(1), FP32_NORM_MIN(0), FP32_NORM_MIN(0), FP32_NORM_MIN(1), FP32_NORM_MIN(1), FP32_NORM_MIN(0) } }, … … 5503 5067 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 5504 5068 /*128:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_PE, 5505 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_PE, 5506 /*xcpt? */ true, true }, 5069 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_PE }, 5507 5070 #ifdef TODO_X86_MXCSR_PE_IEM_SSE /** @todo THIS FAILS ON IEM: X86_MXCSR_PE not set in 128:out(SSE-128) (but occasionally is set???); properly set in 128:out(AVX-128) */ 5508 5071 /*--|23*/{ { /*src2 */ { FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_MAX(0), FP32_0(0), FP32_NORM_SAFE_INT_MAX(1), FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_MAX(0), FP32_0(0), FP32_NORM_SAFE_INT_MAX(1) } }, … … 5511 5074 /*mxcsr:in */ X86_MXCSR_RC_DOWN, 5512 5075 /*128:out */ X86_MXCSR_RC_DOWN | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 5513 /*256:out */ X86_MXCSR_RC_DOWN | X86_MXCSR_OE | X86_MXCSR_PE, 5514 /*xcpt? */ true, true }, 5076 /*256:out */ X86_MXCSR_RC_DOWN | X86_MXCSR_OE | X86_MXCSR_PE }, 5515 5077 #endif /* TODO_X86_MXCSR_PE_IEM_SSE */ 5516 5078 /*22|24*/{ { /*src2 */ { FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_MAX(0), FP32_0(0), FP32_NORM_SAFE_INT_MAX(1), FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_MAX(0), FP32_0(0), FP32_NORM_SAFE_INT_MAX(1) } }, … … 5519 5081 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_RC_DOWN, 5520 5082 /*128:out */ X86_MXCSR_OM | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 5521 /*256:out */ X86_MXCSR_OM | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 5522 /*xcpt? */ true, true }, 5083 /*256:out */ X86_MXCSR_OM | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 5523 5084 /* 5524 5085 * Normals. … … 5529 5090 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 5530 5091 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 5531 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 5532 /*xcpt? */ false, false }, 5092 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 5533 5093 { { /*src2 */ { FP32_NORM_MAX(1), FP32_NORM_V1(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(1), FP32_NORM_V1(0), FP32_0(0), FP32_0(0) } }, 5534 5094 { /*src1 */ { FP32_NORM_MAX(1), FP32_NORM_V1(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(1), FP32_NORM_V1(0), FP32_0(0), FP32_0(0) } }, … … 5536 5096 /*mxcsr:in */ 0, 5537 5097 /*128:out */ 0, 5538 /*256:out */ 0, 5539 /*xcpt? */ false, false }, 5098 /*256:out */ 0 }, 5540 5099 { { /*src2 */ { FP32_V(0, 0x5ca5b8, 0x93)/*1807543*/, FP32_V(0, 0x600000, 0x81)/* 7*/, FP32_V(0, 0x7c9000, 0x88)/* 1010.25*/, FP32_0(0), FP32_V(0, 0x5c0000, 0x84)/* 55*/, FP32_V(0, 0x2514d6, 0x93)/* 1352346.75*/, FP32_V(0, 0x534000, 0x86)/*211.25*/, FP32_0(0) } }, 5541 5100 { /*src1 */ { FP32_V(0, 0x669050, 0x93)/*1888778*/, FP32_V(0, 0x780000, 0x84)/*62*/, FP32_V(0, 0x253468, 0x93)/*1353357.00*/, FP32_0(0), FP32_V(1, 0x600000, 0x81)/* -7*/, FP32_V(1, 0x7c9000, 0x88)/* -1010.25*/, FP32_1(0) /* 1.00*/, FP32_0(0) } }, … … 5543 5102 /*mxcsr:in */ X86_MXCSR_RC_ZERO | X86_MXCSR_FZ, 5544 5103 /*128:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_FZ, 5545 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_FZ, 5546 /*xcpt? */ false, false }, 5104 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_FZ }, 5547 5105 { { /*src2 */ { FP32_V(0, 0x6cb99c, 0x97)/*31028024*/, FP32_V(1, 0x3c614e, 0x96)/*-12345678*/, FP32_0(0), FP32_0(0), FP32_V(0, 0x712060, 0x92)/* 987654*/, FP32_V(0, 0x3c614e, 0x96)/*12345678*/, FP32_0(0), FP32_0(0) } }, 5548 5106 { /*src1 */ { FP32_V(0, 0x74429f, 0x97)/*32015678*/, FP32_V(0, 0x3c614e, 0x96)/* 12345678*/, FP32_0(0), FP32_1(0), FP32_V(0, 0x74429f, 0x97)/*32015678*/, FP32_V(0, 0x3c614e, 0x97)/*24691356*/, FP32_1(0), FP32_1(0) } }, … … 5550 5108 /*mxcsr:in */ X86_MXCSR_RC_DOWN, 5551 5109 /*128:out */ X86_MXCSR_RC_DOWN, 5552 /*256:out */ X86_MXCSR_RC_DOWN, 5553 /*xcpt? */ false, false }, 5110 /*256:out */ X86_MXCSR_RC_DOWN }, 5554 5111 { { /*src2 */ { FP32_1(0), FP32_1(1), FP32_1(0), FP32_1(1), FP32_1(1), FP32_NORM_SAFE_INT_MAX(0), FP32_0(1), FP32_0(0) } }, 5555 5112 { /*src1 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_V(0, FP32_FRAC_NORM_MAX - 1, FP32_EXP_SAFE_INT_MAX), FP32_1(0), FP32_1(1), FP32_V(0, FP32_FRAC_NORM_MAX - 1, FP32_EXP_SAFE_INT_MAX), FP32_1(0), FP32_0(1), FP32_0(0) } }, … … 5557 5114 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 5558 5115 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 5559 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 5560 /*xcpt? */ false, false }, 5116 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ }, 5561 5117 { { /*src2 */ { FP32_1(0), FP32_1(0), FP32_0(1), FP32_1(1), FP32_0(1), FP32_1(1), FP32_1(1), FP32_NORM_SAFE_INT_MAX(0) } }, 5562 5118 { /*src1 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_NORM_SAFE_INT_MAX(1), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(1), FP32_NORM_SAFE_INT_MAX(0), FP32_V(0, 0, FP32_EXP_SAFE_INT_MAX + 1) } }, … … 5564 5120 /*mxcsr:in */ X86_MXCSR_RC_UP, 5565 5121 /*128:out */ X86_MXCSR_RC_UP, 5566 /*256:out */ X86_MXCSR_RC_UP, 5567 /*xcpt? */ false, false }, 5122 /*256:out */ X86_MXCSR_RC_UP }, 5568 5123 { { /*src2 */ { FP32_NORM_SAFE_INT_MIN(0), FP32_0(0), FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_SAFE_INT_MIN(0), FP32_0(1), FP32_NORM_SAFE_INT_MIN(1), FP32_NORM_SAFE_INT_MIN(1) } }, 5569 5124 { /*src1 */ { FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_SAFE_INT_MIN(1), FP32_0(0), FP32_V(0, 0, FP32_EXP_SAFE_INT_MIN + 1), FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_SAFE_INT_MIN(1), FP32_0(0), FP32_NORM_SAFE_INT_MIN(1) } }, … … 5571 5126 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 5572 5127 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 5573 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 5574 /*xcpt? */ false, false }, 5128 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 5575 5129 { { /*src2 */ { FP32_V(0, 0x600000, 0x7e)/* 0.875*/, FP32_V(0, 0x3ce348, 0x90)/*193421.125*/, FP32_V(1, 0x0a19f0, 0x8f)/*-70707.875*/, FP32_NORM_SAFE_INT_MIN(1), FP32_NORM_SAFE_INT_MIN(0), FP32_V(0, 0x00c6d3, 0x94)/*2109876.75*/, FP32_V(0, 0x316740, 0x8e)/* 45415.25*/, FP32_V(0, 0x600000, 0x7e)/* 0.875*/ } }, 5576 5130 { /*src1 */ { FP32_V(0, 0x769b5e, 0x92)/*1010101.875*/, FP32_V(0, 0x10c030, 0x92)/*592899.000*/, FP32_V(0, 0x52e0b4, 0x92)/*863755.250*/, FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_SAFE_INT_MIN(1), FP32_V(0, 0x4c20f0, 0x94)/*3344444.00*/, FP32_V(0, 0x792318, 0x91)/*510232.75*/, FP32_V(1, 0x769b50, 0x92)/*-1010101.000*/ } }, … … 5578 5132 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 5579 5133 /*128:out */ X86_MXCSR_XCPT_MASK, 5580 /*256:out */ X86_MXCSR_XCPT_MASK, 5581 /*xcpt? */ false, false }, 5134 /*256:out */ X86_MXCSR_XCPT_MASK }, 5582 5135 /* 5583 5136 * Denormals. … … 5588 5141 /*mxcsr:in */ 0, 5589 5142 /*128:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 5590 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 5591 /*xcpt? */ true, true }, 5143 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED }, 5592 5144 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 128:out or 256:out *AND* different output values */ 5593 5145 /*--|34*/{ { /*src2 */ { FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 5597 5149 /*mxcsr:in */ X86_MXCSR_DM, 5598 5150 /*128:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 5599 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 5600 /*xcpt? */ true, true }, 5151 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 5601 5152 #endif /* TODO_X86_MXCSR_UE_IEM */ 5602 5153 /*32|35*/{ { /*src2 */ { FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 5605 5156 /*mxcsr:in */ X86_MXCSR_UM, 5606 5157 /*128:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 5607 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 5608 /*xcpt? */ true, true }, 5158 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED }, 5609 5159 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 5610 5160 { /*src1 */ { FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0) } }, … … 5612 5162 /*mxcsr:in */ 0, 5613 5163 /*128:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 5614 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 5615 /*xcpt? */ false, false }, 5164 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED }, 5616 5165 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 128:out or 256:out */ 5617 5166 /*--|37*/{ { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 5620 5169 /*mxcsr:in */ X86_MXCSR_DM, 5621 5170 /*128:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 5622 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 5623 /*xcpt? */ false, false }, 5171 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 5624 5172 #endif /* TODO_X86_MXCSR_UE_IEM */ 5625 5173 /*34|38*/{ { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 5628 5176 /*mxcsr:in */ X86_MXCSR_UM, 5629 5177 /*128:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 5630 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 5631 /*xcpt? */ false, false }, 5178 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED }, 5632 5179 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0) } }, 5633 5180 { /*src1 */ { FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0) } }, … … 5635 5182 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 5636 5183 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 5637 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 5638 /*xcpt? */ false, false }, 5184 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP }, 5639 5185 { { /*src2 */ { FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 5640 5186 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 5642 5188 /*mxcsr:in */ 0, 5643 5189 /*128:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 5644 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 5645 /*xcpt? */ true, true }, 5190 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED }, 5646 5191 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 128:out or 256:out *AND* different output values */ 5647 5192 /*--|41*/{ { /*src2 */ { FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 5651 5196 /*mxcsr:in */ X86_MXCSR_DM, 5652 5197 /*128:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 5653 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 5654 /*xcpt? */ true, true }, 5198 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 5655 5199 #endif /* TODO_X86_MXCSR_UE_IEM */ 5656 5200 /*37|42*/{ { /*src2 */ { FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 5659 5203 /*mxcsr:in */ X86_MXCSR_UM, 5660 5204 /*128:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 5661 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 5662 /*xcpt? */ true, true }, 5205 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED }, 5663 5206 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(1) } }, 5664 5207 { /*src1 */ { FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 5666 5209 /*mxcsr:in */ 0, 5667 5210 /*128:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 5668 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 5669 /*xcpt? */ false, false }, 5211 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED }, 5670 5212 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 128:out or 256:out */ 5671 5213 /*--|44*/{ { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(1) } }, … … 5674 5216 /*mxcsr:in */ X86_MXCSR_DM, 5675 5217 /*128:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 5676 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 5677 /*xcpt? */ false, false }, 5218 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 5678 5219 #endif /* TODO_X86_MXCSR_UE_IEM */ 5679 5220 /*39|45*/{ { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(1) } }, … … 5682 5223 /*mxcsr:in */ X86_MXCSR_UM, 5683 5224 /*128:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 5684 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 5685 /*xcpt? */ false, false }, 5225 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED }, 5686 5226 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MIN(1), FP32_DENORM_MAX(0), FP32_DENORM_MAX(1), FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(1), FP32_DENORM_MAX(0) } }, 5687 5227 { /*src1 */ { FP32_DENORM_MAX(0), FP32_DENORM_MIN(1), FP32_DENORM_MAX(0), FP32_DENORM_MIN(1), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(1), FP32_DENORM_MIN(0) } }, … … 5689 5229 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_XCPT_MASK, 5690 5230 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_XCPT_MASK, 5691 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_XCPT_MASK, 5692 /*xcpt? */ false, false }, 5231 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_XCPT_MASK }, 5693 5232 /** @todo More denormals. */ 5694 5233 /* … … 5765 5304 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 5766 5305 /*128:out */ X86_MXCSR_XCPT_MASK, 5767 /*256:out */ X86_MXCSR_XCPT_MASK, 5768 /*xcpt? */ false, false }, 5306 /*256:out */ X86_MXCSR_XCPT_MASK }, 5769 5307 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, 5770 5308 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 5772 5310 /*mxcsr:in */ 0, 5773 5311 /*128:out */ 0, 5774 /*256:out */ 0, 5775 /*xcpt? */ false, false }, 5312 /*256:out */ 0 }, 5776 5313 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, 5777 5314 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 5779 5316 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 5780 5317 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 5781 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 5782 /*xcpt? */ false, false }, 5318 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 5783 5319 { { /*src2 */ { FP64_0(1), FP64_0(0), FP64_0(0), FP64_0(0) } }, 5784 5320 { /*src1 */ { FP64_0(1), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 5786 5322 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 5787 5323 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 5788 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 5789 /*xcpt? */ false, false }, 5324 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO }, 5790 5325 { { /*src2 */ { FP64_0(0), FP64_0(1), FP64_0(1), FP64_0(1) } }, 5791 5326 { /*src1 */ { FP64_0(0), FP64_0(1), FP64_0(1), FP64_0(1) } }, … … 5793 5328 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 5794 5329 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 5795 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 5796 /*xcpt? */ false, false }, 5330 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 5797 5331 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, 5798 5332 { /*src1 */ { FP64_0(0), FP64_0(1), FP64_0(0), FP64_0(0) } }, … … 5800 5334 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 5801 5335 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 5802 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 5803 /*xcpt? */ false, false }, 5336 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 5804 5337 /* 5805 5338 * Infinity. … … 5810 5343 /*mxcsr:in */ X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM, 5811 5344 /*128:out */ X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM, 5812 /*256:out */ X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM, 5813 /*xcpt? */ false, false }, 5345 /*256:out */ X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM }, 5814 5346 { { /*src2 */ { FP64_INF(0), FP64_INF(1), FP64_INF(1), FP64_INF(1) } }, 5815 5347 { /*src1 */ { FP64_INF(0), FP64_INF(1), FP64_INF(0), FP64_INF(1) } }, … … 5817 5349 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 5818 5350 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, 5819 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, 5820 /*xcpt? */ false, false }, 5351 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, 5821 5352 { { /*src2 */ { FP64_INF(0), FP64_INF(0), FP64_INF(1), FP64_INF(1) } }, 5822 5353 { /*src1 */ { FP64_INF(0), FP64_INF(1), FP64_INF(0), FP64_INF(1) } }, … … 5824 5355 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 5825 5356 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, 5826 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, 5827 /*xcpt? */ false, false }, 5357 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, 5828 5358 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_INF(1), FP64_INF(1) } }, 5829 5359 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_INF(0), FP64_INF(1) } }, … … 5831 5361 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 5832 5362 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 5833 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_IE, 5834 /*xcpt? */ false, false }, 5363 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_IE }, 5835 5364 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_INF(0) } }, 5836 5365 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_INF(0) } }, … … 5838 5367 /*mxcsr:in */ X86_MXCSR_FZ, 5839 5368 /*128:out */ X86_MXCSR_FZ, 5840 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_IE, 5841 /*xcpt? */ false, true }, 5369 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_IE }, 5842 5370 { { /*src2 */ { FP64_INF(1), FP64_INF(0), FP64_INF(1), FP64_INF(0) } }, 5843 5371 { /*src1 */ { FP64_INF(0), FP64_INF(0), FP64_INF(0), FP64_INF(1) } }, … … 5845 5373 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 5846 5374 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 5847 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 5848 /*xcpt? */ true, true }, 5375 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE }, 5849 5376 /* 5850 5377 * Overflow, Precision. … … 5855 5382 /*mxcsr:in */ 0, 5856 5383 /*128:out */ X86_MXCSR_PE, 5857 /*256:out */ X86_MXCSR_PE, 5858 /*xcpt? */ true, true }, 5384 /*256:out */ X86_MXCSR_PE }, 5859 5385 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_NORM_MIN(1), FP64_NORM_MIN(0) } }, 5860 5386 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_NORM_MAX(0), FP64_NORM_MAX(0) } }, … … 5862 5388 /*mxcsr:in */ 0, 5863 5389 /*128:out */ 0, 5864 /*256:out */ X86_MXCSR_PE, 5865 /*xcpt? */ false, true }, 5390 /*256:out */ X86_MXCSR_PE }, 5866 5391 { { /*src2 */ { FP64_NORM_MAX(0), FP64_NORM_MAX(0), FP64_NORM_MAX(1), FP64_NORM_MAX(1) } }, 5867 5392 { /*src1 */ { FP64_NORM_MAX(1), FP64_NORM_MAX(1), FP64_NORM_MAX(0), FP64_NORM_MAX(1) } }, … … 5869 5394 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO, 5870 5395 /*128:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 5871 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 5872 /*xcpt? */ false, false }, 5396 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 5873 5397 { { /*src2 */ { FP64_NORM_MAX(0), FP64_NORM_MAX(0), FP64_NORM_MAX(1), FP64_NORM_MAX(1) } }, 5874 5398 { /*src1 */ { FP64_NORM_MAX(1), FP64_NORM_MAX(1), FP64_NORM_MAX(0), FP64_NORM_MAX(1) } }, … … 5876 5400 /*mxcsr:in */ X86_MXCSR_PM | X86_MXCSR_RC_ZERO, 5877 5401 /*128:out */ X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 5878 /*256:out */ X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 5879 /*xcpt? */ false, false }, 5402 /*256:out */ X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED }, 5880 5403 { { /*src2 */ { FP64_NORM_MAX(0), FP64_0(0), FP64_0(0), FP64_NORM_MAX(0) } }, 5881 5404 { /*src1 */ { FP64_NORM_MAX(1), FP64_0(0), FP64_0(0), FP64_NORM_MAX(1) } }, … … 5883 5406 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_FZ, 5884 5407 /*128:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_FZ | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY, 5885 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_FZ | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY, 5886 /*xcpt? */ false, false }, 5408 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_FZ | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY }, 5887 5409 { { /*src2 */ { FP64_NORM_MAX(0), FP64_NORM_MIN(1), FP64_V(1, 0, FP32_EXP_NORM_MIN + 1), FP64_NORM_MIN(1) } }, 5888 5410 { /*src1 */ { FP64_NORM_MAX(1), FP64_NORM_MAX(0), FP64_NORM_MIN(1), FP64_NORM_MIN(1) } }, … … 5890 5412 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OM | X86_MXCSR_PM, 5891 5413 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_OE | X86_MXCSR_PE, 5892 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_OE | X86_MXCSR_PE, 5893 /*xcpt? */ false, false }, 5414 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_OE | X86_MXCSR_PE }, 5894 5415 { { /*src2 */ { FP64_V(1, 0, FP32_EXP_NORM_MIN + 1), FP64_NORM_MAX(0), FP64_NORM_MAX(0), FP64_V(1, 0, 2) } }, 5895 5416 { /*src1 */ { FP64_NORM_MIN(1), FP64_NORM_MAX(1), FP64_NORM_MAX(1), FP64_NORM_MIN(1) } }, … … 5897 5418 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_OM | X86_MXCSR_PM, 5898 5419 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY, 5899 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY, 5900 /*xcpt? */ false, false }, 5420 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY }, 5901 5421 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_NORM_MIN(0), FP64_NORM_MAX(0) } }, 5902 5422 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_NORM_MIN(0), FP64_NORM_MAX(1) } }, … … 5904 5424 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 5905 5425 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 5906 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY, 5907 /*xcpt? */ false, false }, 5426 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY }, 5908 5427 { { /*src2 */ { FP64_NORM_MIN(0), FP64_NORM_MIN(0), FP64_NORM_MIN(1), FP64_NORM_MIN(0) } }, 5909 5428 { /*src1 */ { FP64_NORM_MAX(0), FP64_NORM_MAX(0), FP64_NORM_MAX(1), FP64_NORM_MAX(0) } }, … … 5911 5430 /*mxcsr:in */ X86_MXCSR_XCPT_MASK & ~(X86_MXCSR_OM | X86_MXCSR_PM) | X86_MXCSR_RC_ZERO, 5912 5431 /*128:out */ X86_MXCSR_XCPT_MASK & ~(X86_MXCSR_OM | X86_MXCSR_PM) | X86_MXCSR_RC_ZERO | X86_MXCSR_PE, 5913 /*256:out */ X86_MXCSR_XCPT_MASK & ~(X86_MXCSR_OM | X86_MXCSR_PM) | X86_MXCSR_RC_ZERO | X86_MXCSR_PE, 5914 /*xcpt? */ true, true }, 5432 /*256:out */ X86_MXCSR_XCPT_MASK & ~(X86_MXCSR_OM | X86_MXCSR_PM) | X86_MXCSR_RC_ZERO | X86_MXCSR_PE }, 5915 5433 { { /*src2 */ { FP64_NORM_SAFE_INT_MIN(0), FP64_NORM_MAX(0), FP64_NORM_SAFE_INT_MAX(1), FP64_NORM_SAFE_INT_MAX(1) } }, 5916 5434 { /*src1 */ { FP64_NORM_SAFE_INT_MAX(0), FP64_NORM_MAX(1), FP64_NORM_SAFE_INT_MAX(1), FP64_NORM_SAFE_INT_MAX(1) } }, … … 5918 5436 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 5919 5437 /*128:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE, 5920 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE, 5921 /*xcpt? */ true, true }, 5438 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE }, 5922 5439 /* 5923 5440 * Normals. … … 5928 5445 /*mxcsr:in */ 0, 5929 5446 /*128:out */ 0, 5930 /*256:out */ 0, 5931 /*xcpt? */ false, false }, 5447 /*256:out */ 0 }, 5932 5448 { { /*src2 */ { FP64_V(0, 0, 0x409)/*1024*/, FP64_V(0, 0xb800000000000, 0x404)/*55*/, FP64_V(1, 0xc000000000000, 0x401)/* 7*/, FP64_V(0, 0x8000000000000, 0x409)/*1536*/ } }, 5933 5449 { /*src1 */ { FP64_V(0, 0x8000000000000, 0x409)/*1536*/, FP64_V(1, 0xc000000000000, 0x401)/* 7*/, FP64_V(0, 0xb800000000000, 0x404)/*55*/, FP64_V(0, 0, 0x409)/*1024*/ } }, … … 5935 5451 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 5936 5452 /*128:out */ X86_MXCSR_XCPT_MASK, 5937 /*256:out */ X86_MXCSR_XCPT_MASK, 5938 /*xcpt? */ false, false }, 5453 /*256:out */ X86_MXCSR_XCPT_MASK }, 5939 5454 { { /*src2 */ { FP64_V(0, 0x26580b4800000, 0x41d)/*1234567890*/, FP64_V(0, 0x9000000000000, 0x405)/* 100*/, FP64_0(0), FP64_V(0, 0xd6eca42000000, 0x419)/* 123450000.5*/ } }, 5940 5455 { /*src1 */ { FP64_V(0, 0x26580b4800000, 0x41d)/*1234567890*/, FP64_V(0, 0xd6f3458800000, 0x41c)/*987654321*/, FP64_0(0), FP64_V(0, 0xcf00348ec5858, 0x432)/*4072598123457580.0*/ } }, … … 5942 5457 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 5943 5458 /*128:out */ X86_MXCSR_XCPT_MASK, 5944 /*256:out */ X86_MXCSR_XCPT_MASK, 5945 /*xcpt? */ false, false }, 5459 /*256:out */ X86_MXCSR_XCPT_MASK }, 5946 5460 { { /*src2 */ { FP64_V(0, FP64_FRAC_NORM_MAX - 1, FP64_EXP_SAFE_INT_MAX), FP64_NORM_SAFE_INT_MAX(0), FP64_0(0), FP64_0(0) } }, 5947 5461 { /*src1 */ { FP64_NORM_SAFE_INT_MAX(0), FP64_1(0), FP64_0(0), FP64_0(0) } }, … … 5949 5463 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 5950 5464 /*128:out */ X86_MXCSR_XCPT_MASK, 5951 /*256:out */ X86_MXCSR_XCPT_MASK, 5952 /*xcpt? */ false, false }, 5465 /*256:out */ X86_MXCSR_XCPT_MASK }, 5953 5466 { { /*src2 */ { FP64_1(0), FP64_1(1), FP64_1(1), FP64_NORM_SAFE_INT_MAX(0) } }, 5954 5467 { /*src1 */ { FP64_NORM_SAFE_INT_MAX(0), FP64_V(0, FP64_FRAC_NORM_MAX - 1, FP64_EXP_SAFE_INT_MAX), FP64_V(0, FP64_FRAC_NORM_MAX - 1, FP64_EXP_SAFE_INT_MAX), FP64_1(0) } }, … … 5956 5469 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_XCPT_MASK, 5957 5470 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_XCPT_MASK, 5958 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_XCPT_MASK, 5959 /*xcpt? */ false, false }, 5471 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_XCPT_MASK }, 5960 5472 { { /*src2 */ { FP64_NORM_SAFE_INT_MAX(1), FP64_0(0), FP64_NORM_SAFE_INT_MIN(0), FP64_NORM_SAFE_INT_MIN(1) } }, 5961 5473 { /*src1 */ { FP64_NORM_SAFE_INT_MAX(1), FP64_NORM_SAFE_INT_MIN(1), FP64_0(0), FP64_NORM_SAFE_INT_MIN(0) } }, … … 5963 5475 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_XCPT_MASK, 5964 5476 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_XCPT_MASK, 5965 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_XCPT_MASK, 5966 /*xcpt? */ false, false }, 5477 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_XCPT_MASK }, 5967 5478 { { /*src2 */ { FP64_V(0, 0xc122186c3cfd0, 0x42d)/*123456789876543.25*/, FP64_0(0), FP64_0(1), FP64_NORM_SAFE_INT_MIN(0) } }, 5968 5479 { /*src1 */ { FP64_V(0, 0xbcd80e0108cc0, 0x42e)/*244555555308646.00*/, FP64_0(0), FP64_0(1), FP64_NORM_SAFE_INT_MIN(1) } }, … … 5970 5481 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_XCPT_MASK, 5971 5482 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_XCPT_MASK, 5972 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_XCPT_MASK, 5973 /*xcpt? */ false, false }, 5483 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_XCPT_MASK }, 5974 5484 /* 5975 5485 * Denormals. … … 5980 5490 /*mxcsr:in */ 0, 5981 5491 /*128:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 5982 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 5983 /*xcpt? */ true, true }, 5492 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED }, 5984 5493 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 128:out or 256:out */ 5985 5494 /*--|30*/{ { /*src2 */ { FP64_DENORM_MAX(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 5988 5497 /*mxcsr:in */ X86_MXCSR_DM, 5989 5498 /*128:out */ X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 5990 /*256:out */ X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 5991 /*xcpt? */ true, true }, 5499 /*256:out */ X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 5992 5500 #endif /* TODO_X86_MXCSR_UE_IEM */ 5993 5501 /*30|31*/{ { /*src2 */ { FP64_DENORM_MAX(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 5996 5504 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_UM, 5997 5505 /*128:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 5998 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 5999 /*xcpt? */ true, true }, 5506 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 6000 5507 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, 6001 5508 { /*src1 */ { FP64_0(0), FP64_DENORM_MAX(0), FP64_0(0), FP64_0(0) } }, … … 6003 5510 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK, 6004 5511 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK, 6005 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK, 6006 /*xcpt? */ false, false }, 5512 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK }, 6007 5513 { { /*src2 */ { FP64_DENORM_MIN(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0) } }, 6008 5514 { /*src1 */ { FP64_DENORM_MAX(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MIN(0) } }, … … 6010 5516 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_XCPT_MASK, 6011 5517 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_XCPT_MASK, 6012 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_XCPT_MASK, 6013 /*xcpt? */ false, false }, 5518 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_XCPT_MASK }, 6014 5519 /** @todo More denormals. */ 6015 5520 /* … … 6086 5591 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 6087 5592 /*128:out */ X86_MXCSR_XCPT_MASK, 6088 /*256:out */ -1, 6089 /*xcpt? */ false, false }, 5593 /*256:out */ -1 }, 6090 5594 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V0 } }, 6091 5595 { /*src1 */ { FP32_0(0), FP32_RAND_x7_V1 } }, … … 6093 5597 /*mxcsr:in */ 0, 6094 5598 /*128:out */ 0, 6095 /*256:out */ -1, 6096 /*xcpt? */ false, false }, 5599 /*256:out */ -1 }, 6097 5600 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V1 } }, 6098 5601 { /*src1 */ { FP32_0(0), FP32_RAND_x7_V2 } }, … … 6100 5603 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 6101 5604 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 6102 /*256:out */ -1, 6103 /*xcpt? */ false, false }, 5605 /*256:out */ -1 }, 6104 5606 { { /*src2 */ { FP32_0(1), FP32_RAND_x7_V3 } }, 6105 5607 { /*src1 */ { FP32_0(1), FP32_RAND_x7_V4 } }, … … 6107 5609 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 6108 5610 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 6109 /*256:out */ -1, 6110 /*xcpt? */ false, false }, 5611 /*256:out */ -1 }, 6111 5612 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V6 } }, 6112 5613 { /*src1 */ { FP32_0(0), FP32_RAND_x7_V7 } }, … … 6114 5615 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 6115 5616 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 6116 /*256:out */ -1, 6117 /*xcpt? */ false, false }, 5617 /*256:out */ -1 }, 6118 5618 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V0 } }, 6119 5619 { /*src1 */ { FP32_0(0), FP32_RAND_x7_V3 } }, … … 6121 5621 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 6122 5622 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 6123 /*256:out */ -1, 6124 /*xcpt? */ false, false }, 5623 /*256:out */ -1 }, 6125 5624 /* 6126 5625 * Infinity. … … 6131 5630 /*mxcsr:in */ X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM, 6132 5631 /*128:out */ X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM, 6133 /*256:out */ -1, 6134 /*xcpt? */ false, false }, 5632 /*256:out */ -1 }, 6135 5633 { { /*src2 */ { FP32_INF(0), FP32_RAND_x7_V6 } }, 6136 5634 { /*src1 */ { FP32_INF(0), FP32_RAND_x7_V7 } }, … … 6138 5636 /*mxcsr:in */ (X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM), 6139 5637 /*128:out */ (X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM) | X86_MXCSR_IE, 6140 /*256:out */ -1, 6141 /*xcpt? */ true, true }, 5638 /*256:out */ -1 }, 6142 5639 { { /*src2 */ { FP32_INF(1), FP32_RAND_x7_V0 } }, 6143 5640 { /*src1 */ { FP32_INF(0), FP32_RAND_x7_V1 } }, … … 6145 5642 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 6146 5643 /*128:out */ X86_MXCSR_XCPT_MASK, 6147 /*256:out */ -1, 6148 /*xcpt? */ false, false }, 5644 /*256:out */ -1 }, 6149 5645 { { /*src2 */ { FP32_INF(1), FP32_RAND_x7_V4 } }, 6150 5646 { /*src1 */ { FP32_INF(1), FP32_RAND_x7_V3 } }, … … 6152 5648 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 6153 5649 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_IE, 6154 /*256:out */ -1, 6155 /*xcpt? */ false, false }, 5650 /*256:out */ -1 }, 6156 5651 { { /*src2 */ { FP32_INF(0), FP32_RAND_x7_V5 } }, 6157 5652 { /*src1 */ { FP32_INF(1), FP32_RAND_x7_V1 } }, … … 6159 5654 /*mxcsr:in */ X86_MXCSR_FZ, 6160 5655 /*128:out */ X86_MXCSR_FZ, 6161 /*256:out */ -1, 6162 /*xcpt? */ false, false }, 5656 /*256:out */ -1 }, 6163 5657 { { /*src2 */ { FP32_INF(1), FP32_RAND_x7_V1 } }, 6164 5658 { /*src1 */ { FP32_INF(0), FP32_RAND_x7_V2 } }, … … 6166 5660 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 6167 5661 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 6168 /*256:out */ -1, 6169 /*xcpt? */ false, false }, 5662 /*256:out */ -1 }, 6170 5663 /* 6171 5664 * Overflow, Precision. … … 6176 5669 /*mxcsr:in */ 0, 6177 5670 /*128:out */ 0, 6178 /*256:out */ -1, 6179 /*xcpt? */ false, true }, 5671 /*256:out */ -1 }, 6180 5672 { { /*src2 */ { FP32_NORM_MAX(0), FP32_RAND_x7_V2 } }, 6181 5673 { /*src1 */ { FP32_NORM_MAX(1), FP32_RAND_x7_V3 } }, … … 6183 5675 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 6184 5676 /*128:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 6185 /*256:out */ -1, 6186 /*xcpt? */ false, false }, 5677 /*256:out */ -1 }, 6187 5678 { { /*src2 */ { FP32_NORM_MAX(0), FP32_RAND_x7_V5 } }, 6188 5679 { /*src1 */ { FP32_NORM_MAX(1), FP32_RAND_x7_V4 } }, … … 6190 5681 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO, 6191 5682 /*128:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 6192 /*256:out */ -1, 6193 /*xcpt? */ false, false }, 5683 /*256:out */ -1 }, 6194 5684 { { /*src2 */ { FP32_NORM_MAX(0), FP32_RAND_x7_V3 } }, 6195 5685 { /*src1 */ { FP32_NORM_MAX(1), FP32_RAND_x7_V3 } }, … … 6197 5687 /*mxcsr:in */ 0, 6198 5688 /*128:out */ X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 6199 /*256:out */ -1, 6200 /*xcpt? */ false, false }, 5689 /*256:out */ -1 }, 6201 5690 { { /*src2 */ { FP32_NORM_MAX(0), FP32_RAND_x7_V4 } }, 6202 5691 { /*src1 */ { FP32_NORM_MAX(1), FP32_RAND_x7_V6 } }, … … 6204 5693 /*mxcsr:in */ X86_MXCSR_OM, 6205 5694 /*128:out */ X86_MXCSR_OM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 6206 /*256:out */ -1, 6207 /*xcpt? */ false, false }, 5695 /*256:out */ -1 }, 6208 5696 { { /*src2 */ { FP32_NORM_MAX(0), FP32_RAND_x7_V7 } }, 6209 5697 { /*src1 */ { FP32_NORM_MAX(1), FP32_RAND_x7_V2 } }, … … 6211 5699 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ, 6212 5700 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 6213 /*256:out */ -1, 6214 /*xcpt? */ false, false }, 5701 /*256:out */ -1 }, 6215 5702 { { /*src2 */ { FP32_NORM_MAX(0), FP32_RAND_x7_V2 } }, 6216 5703 { /*src1 */ { FP32_NORM_MAX(1), FP32_RAND_x7_V3 } }, … … 6218 5705 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OM, 6219 5706 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 6220 /*256:out */ -1, 6221 /*xcpt? */ false, false }, 5707 /*256:out */ -1 }, 6222 5708 { { /*src2 */ { FP32_NORM_MIN(1), FP32_0_x7(0) } }, 6223 5709 { /*src1 */ { FP32_NORM_MAX(0), FP32_0_x7(0) } }, … … 6225 5711 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_OM | X86_MXCSR_PM, 6226 5712 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_PE, 6227 /*256:out */ -1, 6228 /*xcpt? */ false, false }, 5713 /*256:out */ -1 }, 6229 5714 { { /*src2 */ { FP32_NORM_MAX(0), FP32_0_x7(0) } }, 6230 5715 { /*src1 */ { FP32_NORM_MAX(1), FP32_0_x7(0) } }, … … 6232 5717 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 6233 5718 /*128:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 6234 /*256:out */ -1, 6235 /*xcpt? */ false, false }, 5719 /*256:out */ -1 }, 6236 5720 { { /*src2 */ { FP32_NORM_MAX(0), FP32_0_x7(0) } }, 6237 5721 { /*src1 */ { FP32_NORM_MAX(1), FP32_0_x7(0) } }, … … 6239 5723 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO, 6240 5724 /*128:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 6241 /*256:out */ -1, 6242 /*xcpt? */ false, false }, 5725 /*256:out */ -1 }, 6243 5726 { { /*src2 */ { FP32_NORM_MIN(1), FP32_0_x7(0) } }, 6244 5727 { /*src1 */ { FP32_NORM_MAX(1), FP32_0_x7(0) } }, … … 6246 5729 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 6247 5730 /*128:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_PE, 6248 /*256:out */ -1, 6249 /*xcpt? */ true, true }, 5731 /*256:out */ -1 }, 6250 5732 { { /*src2 */ { FP32_NORM_SAFE_INT_MIN(0), FP32_0_x7(0) } }, 6251 5733 { /*src1 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_0_x7(0) } }, … … 6253 5735 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 6254 5736 /*128:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_PE, 6255 /*256:out */ -1, 6256 /*xcpt? */ true, true }, 5737 /*256:out */ -1 }, 6257 5738 { { /*src2 */ { FP32_NORM_SAFE_INT_MIN(1), FP32_0_x7(0) } }, 6258 5739 { /*src1 */ { FP32_NORM_SAFE_INT_MAX(1), FP32_0_x7(0) } }, … … 6260 5741 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 6261 5742 /*128:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_PE, 6262 /*256:out */ -1, 6263 /*xcpt? */ true, true }, 5743 /*256:out */ -1 }, 6264 5744 /* 6265 5745 * Normals. … … 6270 5750 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 6271 5751 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 6272 /*256:out */ -1, 6273 /*xcpt? */ false, false }, 5752 /*256:out */ -1 }, 6274 5753 { { /*src2 */ { FP32_NORM_MAX(1), FP32_RAND_x7_V3 } }, 6275 5754 { /*src1 */ { FP32_NORM_MAX(1), FP32_RAND_x7_V4 } }, … … 6277 5756 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 6278 5757 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 6279 /*256:out */ -1, 6280 /*xcpt? */ false, false }, 5758 /*256:out */ -1 }, 6281 5759 { { /*src2 */ { FP32_V(0, 0x5ca5b8, 0x93)/*1807543*/, FP32_RAND_x7_V5 } }, 6282 5760 { /*src1 */ { FP32_V(0, 0x669050, 0x93)/*1888778*/, FP32_RAND_x7_V6 } }, … … 6284 5762 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 6285 5763 /*128:out */ X86_MXCSR_XCPT_MASK, 6286 /*256:out */ -1, 6287 /*xcpt? */ false, false }, 5764 /*256:out */ -1 }, 6288 5765 { { /*src2 */ { FP32_V(0, 0x2514d6, 0x93)/*1352346.75*/, FP32_RAND_x7_V7 } }, 6289 5766 { /*src1 */ { FP32_V(0, 0x253468, 0x93)/*1353357.00*/, FP32_RAND_x7_V0 } }, … … 6291 5768 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 6292 5769 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 6293 /*256:out */ -1, 6294 /*xcpt? */ false, false }, 5770 /*256:out */ -1 }, 6295 5771 { { /*src2 */ { FP32_V(0, 0x712060, 0x92)/* 987654*/, FP32_RAND_x7_V0 } }, 6296 5772 { /*src1 */ { FP32_V(0, 0x74429f, 0x97)/*32015678*/, FP32_RAND_x7_V1 } }, … … 6298 5774 /*mxcsr:in */ 0, 6299 5775 /*128:out */ 0, 6300 /*256:out */ -1, 6301 /*xcpt? */ false, false }, 5776 /*256:out */ -1 }, 6302 5777 { { /*src2 */ { FP32_1(0), FP32_RAND_x7_V4 } }, 6303 5778 { /*src1 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_RAND_x7_V4 } }, … … 6305 5780 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 6306 5781 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 6307 /*256:out */ -1, 6308 /*xcpt? */ false, false }, 5782 /*256:out */ -1 }, 6309 5783 { { /*src2 */ { FP32_V(1, 0x600000, 0x7e)/* -0.875*/, FP32_RAND_x7_V5 } }, 6310 5784 { /*src1 */ { FP32_V(0, 0x769b50, 0x92)/* 1010101.000*/, FP32_RAND_x7_V6 } }, … … 6312 5786 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 6313 5787 /*128:out */ X86_MXCSR_XCPT_MASK, 6314 /*256:out */ -1, 6315 /*xcpt? */ false, false }, 5788 /*256:out */ -1 }, 6316 5789 { { /*src2 */ { FP32_NORM_SAFE_INT_MIN(0), FP32_RAND_x7_V1 } }, 6317 5790 { /*src1 */ { FP32_NORM_SAFE_INT_MIN(0), FP32_RAND_x7_V3 } }, … … 6319 5792 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ, 6320 5793 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ, 6321 /*256:out */ -1, 6322 /*xcpt? */ false, false }, 5794 /*256:out */ -1 }, 6323 5795 /* 6324 5796 * Denormals. … … 6329 5801 /*mxcsr:in */ 0, 6330 5802 /*128:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 6331 /*256:out */ -1, 6332 /*xcpt? */ true, true }, 5803 /*256:out */ -1 }, 6333 5804 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 128:out *AND* different output values */ 6334 5805 /*--|34*/{ { /*src2 */ { FP32_DENORM_MAX(0), FP32_RAND_x7_V2 } }, … … 6338 5809 /*mxcsr:in */ X86_MXCSR_DM, 6339 5810 /*128:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 6340 /*256:out */ -1, 6341 /*xcpt? */ true, true }, 5811 /*256:out */ -1 }, 6342 5812 #endif /* TODO_X86_MXCSR_UE_IEM */ 6343 5813 /*34|35*/{ { /*src2 */ { FP32_DENORM_MAX(0), FP32_RAND_x7_V5 } }, … … 6346 5816 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_UM, 6347 5817 /*128:out */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 6348 /*256:out */ -1, 6349 /*xcpt? */ true, true }, 5818 /*256:out */ -1 }, 6350 5819 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V2 } }, 6351 5820 { /*src1 */ { FP32_DENORM_MAX(0), FP32_RAND_x7_V3 } }, … … 6353 5822 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK, 6354 5823 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK, 6355 /*256:out */ -1, 6356 /*xcpt? */ false, false }, 5824 /*256:out */ -1 }, 6357 5825 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_RAND_x7_V6 } }, 6358 5826 { /*src1 */ { FP32_DENORM_MAX(0), FP32_RAND_x7_V6 } }, … … 6360 5828 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 6361 5829 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 6362 /*256:out */ -1, 6363 /*xcpt? */ false, false }, 5830 /*256:out */ -1 }, 6364 5831 /** @todo More denormals. */ 6365 5832 /* … … 6425 5892 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 6426 5893 /*128:out */ X86_MXCSR_XCPT_MASK, 6427 /*256:out */ -1, 6428 /*xcpt? */ false, false }, 5894 /*256:out */ -1 }, 6429 5895 { { /*src2 */ { FP64_0(0), FP64_RAND_V3(0), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, 6430 5896 { /*src1 */ { FP64_0(0), FP64_RAND_V0(0), FP64_RAND_V1(1), FP64_RAND_V2(1) } }, … … 6432 5898 /*mxcsr:in */ 0, 6433 5899 /*128:out */ 0, 6434 /*256:out */ -1, 6435 /*xcpt? */ false, false }, 5900 /*256:out */ -1 }, 6436 5901 { { /*src2 */ { FP64_0(0), FP64_RAND_V1(0), FP64_RAND_V2(0), FP64_RAND_V0(1) } }, 6437 5902 { /*src1 */ { FP64_0(0), FP64_RAND_V0(0), FP64_RAND_V1(1), FP64_RAND_V2(1) } }, … … 6439 5904 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 6440 5905 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 6441 /*256:out */ -1, 6442 /*xcpt? */ false, false }, 5906 /*256:out */ -1 }, 6443 5907 { { /*src2 */ { FP64_0(1), FP64_RAND_V0(0), FP64_RAND_V1(0), FP64_RAND_V2(1) } }, 6444 5908 { /*src1 */ { FP64_0(1), FP64_RAND_V3(1), FP64_RAND_V2(0), FP64_RAND_V0(0) } }, … … 6446 5910 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 6447 5911 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 6448 /*256:out */ -1, 6449 /*xcpt? */ false, false }, 5912 /*256:out */ -1 }, 6450 5913 { { /*src2 */ { FP64_0(0), FP64_RAND_V0(0), FP64_RAND_V1(0), FP64_RAND_V2(1) } }, 6451 5914 { /*src1 */ { FP64_0(0), FP64_RAND_V3(1), FP64_RAND_V1(0), FP64_RAND_V0(0) } }, … … 6453 5916 /*mxcsr:in */ X86_MXCSR_FZ, 6454 5917 /*128:out */ X86_MXCSR_FZ, 6455 /*256:out */ -1, 6456 /*xcpt? */ false, false }, 5918 /*256:out */ -1 }, 6457 5919 { { /*src2 */ { FP64_0(0), FP64_RAND_V1(1), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, 6458 5920 { /*src1 */ { FP64_0(0), FP64_RAND_V3(1), FP64_RAND_V0(0), FP64_RAND_V2(1) } }, … … 6460 5922 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_DOWN, 6461 5923 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_DOWN, 6462 /*256:out */ -1, 6463 /*xcpt? */ false, false }, 5924 /*256:out */ -1 }, 6464 5925 /* 6465 5926 * Infinity. … … 6470 5931 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_ZM | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM, 6471 5932 /*128:out */ X86_MXCSR_DM | X86_MXCSR_ZM | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM | X86_MXCSR_IE, 6472 /*256:out */ -1, 6473 /*xcpt? */ true, true }, 5933 /*256:out */ -1 }, 6474 5934 { { /*src2 */ { FP64_INF(1), FP64_RAND_V1(0), FP64_RAND_V2(0), FP32_RAND_V3(1) } }, 6475 5935 { /*src1 */ { FP64_INF(1), FP64_RAND_V0(0), FP64_RAND_V1(1), FP32_RAND_V1(1) } }, … … 6477 5937 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_ZM | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO, 6478 5938 /*128:out */ X86_MXCSR_DM | X86_MXCSR_ZM | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 6479 /*256:out */ -1, 6480 /*xcpt? */ true, true }, 5939 /*256:out */ -1 }, 6481 5940 { { /*src2 */ { FP64_INF(1), FP64_RAND_V3(1), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, 6482 5941 { /*src1 */ { FP64_INF(1), FP64_RAND_V1(1), FP64_RAND_V1(0), FP64_RAND_V0(1) } }, … … 6484 5943 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 6485 5944 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN | X86_MXCSR_IE, 6486 /*256:out */ -1, 6487 /*xcpt? */ false, false }, 5945 /*256:out */ -1 }, 6488 5946 { { /*src2 */ { FP64_INF(1), FP64_RAND_V0(0), FP64_RAND_V1(0), FP64_RAND_V2(1) } }, 6489 5947 { /*src1 */ { FP64_INF(1), FP64_RAND_V3(1), FP64_RAND_V2(0), FP64_RAND_V1(0) } }, … … 6491 5949 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 6492 5950 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_IE, 6493 /*256:out */ -1, 6494 /*xcpt? */ false, false }, 5951 /*256:out */ -1 }, 6495 5952 { { /*src2 */ { FP64_INF(1), FP64_RAND_V0(0), FP64_RAND_V0(0), FP64_RAND_V0(1) } }, 6496 5953 { /*src1 */ { FP64_INF(1), FP64_RAND_V3(0), FP64_RAND_V2(1), FP64_RAND_V1(0) } }, … … 6498 5955 /*mxcsr:in */ X86_MXCSR_FZ, 6499 5956 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_IE, 6500 /*256:out */ -1, 6501 /*xcpt? */ true, true }, 5957 /*256:out */ -1 }, 6502 5958 { { /*src2 */ { FP64_INF(1), FP64_0(0), FP64_0(0), FP64_RAND_V1(1) } }, 6503 5959 { /*src1 */ { FP64_INF(1), FP64_0(1), FP64_0(1), FP64_RAND_V1(1) } }, … … 6505 5961 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 6506 5962 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 6507 /*256:out */ -1, 6508 /*xcpt? */ true, true }, 5963 /*256:out */ -1 }, 6509 5964 { { /*src2 */ { FP64_INF(0), FP64_0(0), FP64_0(0), FP64_RAND_V1(1) } }, 6510 5965 { /*src1 */ { FP64_INF(1), FP64_RAND_V3(0), FP64_RAND_V2(1), FP64_RAND_V1(0) } }, … … 6512 5967 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 6513 5968 /*128:out */ X86_MXCSR_XCPT_MASK, 6514 /*256:out */ -1, 6515 /*xcpt? */ false, false }, 5969 /*256:out */ -1 }, 6516 5970 { { /*src2 */ { FP64_INF(1), FP64_RAND_V1(0), FP64_RAND_V3(0), FP64_RAND_V2(1) } }, 6517 5971 { /*src1 */ { FP64_INF(0), FP64_RAND_V0(1), FP64_RAND_V2(1), FP64_RAND_V1(0) } }, … … 6519 5973 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 6520 5974 /*128:out */ X86_MXCSR_XCPT_MASK, 6521 /*256:out */ -1, 6522 /*xcpt? */ false, false }, 5975 /*256:out */ -1 }, 6523 5976 /* 6524 5977 * Overflow, Precision. … … 6529 5982 /*mxcsr:in */ 0, 6530 5983 /*128:out */ X86_MXCSR_PE, 6531 /*256:out */ -1, 6532 /*xcpt? */ true, true }, 5984 /*256:out */ -1 }, 6533 5985 { { /*src2 */ { FP64_NORM_MIN(0), FP64_RAND_V0(0), FP64_RAND_V0(0), FP64_RAND_V3(1) } }, 6534 5986 { /*src1 */ { FP64_NORM_MAX(0), FP64_RAND_V0(1), FP64_RAND_V1(1), FP64_RAND_V1(1) } }, … … 6536 5988 /*mxcsr:in */ 0, 6537 5989 /*128:out */ X86_MXCSR_PE, 6538 /*256:out */ -1, 6539 /*xcpt? */ true, true }, 5990 /*256:out */ -1 }, 6540 5991 { { /*src2 */ { FP64_NORM_MAX(0), FP64_NORM_MAX(0), FP64_NORM_MAX(1), FP64_NORM_MAX(1) } }, 6541 5992 { /*src1 */ { FP64_NORM_MAX(1), FP64_NORM_MAX(1), FP64_NORM_MAX(0), FP64_NORM_MAX(1) } }, … … 6543 5994 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 6544 5995 /*128:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 6545 /*256:out */ -1, 6546 /*xcpt? */ false, false }, 5996 /*256:out */ -1 }, 6547 5997 { { /*src2 */ { FP64_NORM_MAX(0), FP64_NORM_MAX(0), FP64_NORM_MAX(1), FP64_NORM_MAX(1) } }, 6548 5998 { /*src1 */ { FP64_NORM_MAX(1), FP64_NORM_MAX(1), FP64_NORM_MAX(0), FP64_NORM_MAX(1) } }, … … 6550 6000 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO, 6551 6001 /*128:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 6552 /*256:out */ -1, 6553 /*xcpt? */ false, false }, 6002 /*256:out */ -1 }, 6554 6003 { { /*src2 */ { FP64_NORM_MAX(0), FP64_0(0), FP64_0(0), FP64_NORM_MAX(0) } }, 6555 6004 { /*src1 */ { FP64_NORM_MAX(1), FP64_0(0), FP64_0(0), FP64_NORM_MAX(1) } }, … … 6557 6006 /*mxcsr:in */ X86_MXCSR_FZ, 6558 6007 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 6559 /*256:out */ -1, 6560 /*xcpt? */ false, false }, 6008 /*256:out */ -1 }, 6561 6009 { { /*src2 */ { FP64_NORM_MAX(0), FP64_0(0), FP64_0(0), FP64_NORM_MAX(0) } }, 6562 6010 { /*src1 */ { FP64_NORM_MAX(1), FP64_0(0), FP64_0(0), FP64_NORM_MAX(1) } }, … … 6564 6012 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_FZ, 6565 6013 /*128:out */ X86_MXCSR_OM | X86_MXCSR_FZ | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 6566 /*256:out */ -1, 6567 /*xcpt? */ false, false }, 6014 /*256:out */ -1 }, 6568 6015 { { /*src2 */ { FP64_NORM_MAX(0), FP64_NORM_MIN(1), FP64_V(1, 0, FP32_EXP_NORM_MIN + 1), FP64_NORM_MIN(1) } }, 6569 6016 { /*src1 */ { FP64_NORM_MAX(1), FP64_NORM_MAX(0), FP64_NORM_MIN(1), FP64_NORM_MIN(1) } }, … … 6571 6018 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ, 6572 6019 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 6573 /*256:out */ -1, 6574 /*xcpt? */ false, false }, 6020 /*256:out */ -1 }, 6575 6021 { { /*src2 */ { FP64_NORM_MAX(0), FP64_NORM_MIN(1), FP64_V(1, 0, FP32_EXP_NORM_MIN + 1), FP64_NORM_MIN(1) } }, 6576 6022 { /*src1 */ { FP64_NORM_MAX(1), FP64_NORM_MAX(0), FP64_NORM_MIN(1), FP64_NORM_MIN(1) } }, … … 6578 6024 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OM, 6579 6025 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 6580 /*256:out */ -1, 6581 /*xcpt? */ false, false }, 6026 /*256:out */ -1 }, 6582 6027 { { /*src2 */ { FP64_NORM_MAX(1), FP64_RAND_V0(0), FP64_RAND_V0(0), FP64_RAND_V0(0) } }, 6583 6028 { /*src1 */ { FP64_NORM_MAX(0), FP64_RAND_V1(1), FP64_RAND_V2(0), FP64_RAND_V1(0) } }, … … 6585 6030 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 6586 6031 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 6587 /*256:out */ -1, 6588 /*xcpt? */ false, false }, 6032 /*256:out */ -1 }, 6589 6033 { { /*src2 */ { FP64_NORM_MAX(1), FP64_RAND_V0(0), FP64_RAND_V0(0), FP64_RAND_V0(0) } }, 6590 6034 { /*src1 */ { FP64_NORM_MAX(0), FP64_RAND_V1(1), FP64_RAND_V2(0), FP64_RAND_V1(0) } }, … … 6592 6036 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_OM, 6593 6037 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_OM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 6594 /*256:out */ -1, 6595 /*xcpt? */ false, false }, 6038 /*256:out */ -1 }, 6596 6039 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_NORM_MIN(0), FP64_NORM_MAX(0) } }, 6597 6040 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_NORM_MIN(0), FP64_NORM_MAX(1) } }, … … 6599 6042 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 6600 6043 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 6601 /*256:out */ -1, 6602 /*xcpt? */ false, false }, 6044 /*256:out */ -1 }, 6603 6045 { { /*src2 */ { FP64_NORM_MIN(0), FP64_NORM_MIN(0), FP64_NORM_MIN(1), FP64_NORM_MIN(0) } }, 6604 6046 { /*src1 */ { FP64_NORM_MAX(0), FP64_NORM_MAX(0), FP64_NORM_MAX(1), FP64_NORM_MAX(0) } }, … … 6606 6048 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 6607 6049 /*128:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_PE, 6608 /*256:out */ -1, 6609 /*xcpt? */ true, true }, 6050 /*256:out */ -1 }, 6610 6051 { { /*src2 */ { FP64_NORM_SAFE_INT_MIN(0), FP64_NORM_MAX(0), FP64_NORM_SAFE_INT_MAX(1), FP64_NORM_SAFE_INT_MAX(1) } }, 6611 6052 { /*src1 */ { FP64_NORM_SAFE_INT_MAX(0), FP64_NORM_MAX(1), FP64_NORM_SAFE_INT_MAX(1), FP64_NORM_SAFE_INT_MAX(1) } }, … … 6613 6054 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 6614 6055 /*128:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_PE, 6615 /*256:out */ -1, 6616 /*xcpt? */ true, true }, 6056 /*256:out */ -1 }, 6617 6057 /* 6618 6058 * Normals. … … 6623 6063 /*mxcsr:in */ 0, 6624 6064 /*128:out */ 0, 6625 /*256:out */ -1, 6626 /*xcpt? */ false, false }, 6065 /*256:out */ -1 }, 6627 6066 { { /*src2 */ { FP64_NORM_MIN(0), FP64_NORM_V2(1), FP64_RAND_V2(0), FP64_RAND_V3(0) } }, 6628 6067 { /*src1 */ { FP64_NORM_MIN(0), FP64_NORM_V1(1), FP64_RAND_V0(0), FP64_RAND_V2(1) } }, … … 6630 6069 /*mxcsr:in */ 0, 6631 6070 /*128:out */ 0, 6632 /*256:out */ -1, 6633 /*xcpt? */ false, false }, 6071 /*256:out */ -1 }, 6634 6072 { { /*src2 */ { FP64_V(0, 0, 0x409)/*1024*/, FP64_RAND_V3(0), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, 6635 6073 { /*src1 */ { FP64_V(0, 0x8000000000000, 0x409)/*1536*/, FP64_RAND_V2(1), FP64_RAND_V3(0), FP64_RAND_V1(0) } }, … … 6637 6075 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 6638 6076 /*128:out */ X86_MXCSR_XCPT_MASK, 6639 /*256:out */ -1, 6640 /*xcpt? */ false, false }, 6077 /*256:out */ -1 }, 6641 6078 { { /*src2 */ { FP64_V(0, 0xc000000000000, 0x401)/* 7*/, FP64_RAND_V2(0), FP64_RAND_V2(0), FP64_RAND_V0(1) } }, 6642 6079 { /*src1 */ { FP64_V(0, 0xf000000000000, 0x404)/*62*/, FP64_RAND_V0(1), FP64_RAND_V2(1), FP64_RAND_V1(1) } }, … … 6644 6081 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 6645 6082 /*128:out */ X86_MXCSR_XCPT_MASK, 6646 /*256:out */ -1, 6647 /*xcpt? */ false, false }, 6083 /*256:out */ -1 }, 6648 6084 { { /*src2 */ { FP64_V(0, 0x26580b4800000, 0x41d)/*1234567890*/, FP64_RAND_V3(0), FP64_RAND_V0(0), FP64_RAND_V1(1) } }, 6649 6085 { /*src1 */ { FP64_V(0, 0x26580b4800000, 0x41d)/*1234567890*/, FP64_RAND_V3(1), FP64_RAND_V1(0), FP64_RAND_V2(0) } }, … … 6651 6087 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 6652 6088 /*128:out */ X86_MXCSR_XCPT_MASK, 6653 /*256:out */ -1, 6654 /*xcpt? */ false, false }, 6089 /*256:out */ -1 }, 6655 6090 { { /*src2 */ { FP64_V(0, 0x9000000000000, 0x405)/* 100*/, FP64_RAND_V0(0), FP64_RAND_V1(0), FP64_RAND_V2(1) } }, 6656 6091 { /*src1 */ { FP64_V(1, 0xd6f3426800000, 0x41c)/*-987654221*/, FP64_RAND_V3(0), FP64_RAND_V2(0), FP64_RAND_V1(0) } }, … … 6658 6093 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 6659 6094 /*128:out */ X86_MXCSR_XCPT_MASK, 6660 /*256:out */ -1, 6661 /*xcpt? */ false, false }, 6095 /*256:out */ -1 }, 6662 6096 { { /*src2 */ { FP64_V(0, 0xd6eca42000000, 0x419)/* 123450000.5*/, FP64_RAND_V0(0), FP64_RAND_V0(1), FP64_RAND_V0(1) } }, 6663 6097 { /*src1 */ { FP64_V(0, 0xcf00348ec5858, 0x432)/*4072598123457580.0*/, FP64_RAND_V1(1), FP64_RAND_V1(0), FP64_RAND_V1(0) } }, … … 6665 6099 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 6666 6100 /*128:out */ X86_MXCSR_XCPT_MASK, 6667 /*256:out */ -1, 6668 /*xcpt? */ false, false }, 6101 /*256:out */ -1 }, 6669 6102 { { /*src2 */ { FP64_V(0, FP64_FRAC_NORM_MAX - 1, FP64_EXP_SAFE_INT_MAX), FP64_RAND_V1(0), FP64_RAND_V2(1), FP64_RAND_V1(1) } }, 6670 6103 { /*src1 */ { FP64_NORM_SAFE_INT_MAX(0), FP64_RAND_V0(1), FP64_RAND_V3(1), FP64_RAND_V2(0) } }, … … 6672 6105 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 6673 6106 /*128:out */ X86_MXCSR_XCPT_MASK, 6674 /*256:out */ -1, 6675 /*xcpt? */ false, false }, 6107 /*256:out */ -1 }, 6676 6108 { { /*src2 */ { FP64_1(0), FP64_RAND_V3(0), FP64_RAND_V1(1), FP64_RAND_V2(1) } }, 6677 6109 { /*src1 */ { FP64_NORM_SAFE_INT_MAX(0), FP64_RAND_V1(0), FP64_RAND_V0(0), FP64_RAND_V1(0) } }, … … 6679 6111 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_XCPT_MASK, 6680 6112 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_XCPT_MASK, 6681 /*256:out */ -1, 6682 /*xcpt? */ false, false }, 6113 /*256:out */ -1 }, 6683 6114 { { /*src2 */ { FP64_NORM_SAFE_INT_MAX(1), FP64_RAND_V0(0), FP64_RAND_V0(1), FP64_RAND_V0(1) } }, 6684 6115 { /*src1 */ { FP64_NORM_SAFE_INT_MAX(1), FP64_RAND_V1(1), FP64_RAND_V1(0), FP64_RAND_V1(0) } }, … … 6686 6117 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_XCPT_MASK, 6687 6118 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_XCPT_MASK, 6688 /*256:out */ -1, 6689 /*xcpt? */ false, false }, 6119 /*256:out */ -1 }, 6690 6120 { { /*src2 */ { FP64_V(0, 0xc122186c3cfd0, 0x42d)/*123456789876543.25*/, FP64_RAND_V0(0), FP64_RAND_V0(1), FP64_RAND_V0(1) } }, 6691 6121 { /*src1 */ { FP64_V(0, 0xbcd80e0108cc0, 0x42e)/*244555555308646.00*/, FP64_RAND_V1(1), FP64_RAND_V1(0), FP64_RAND_V1(0) } }, … … 6693 6123 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_XCPT_MASK, 6694 6124 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_XCPT_MASK, 6695 /*256:out */ -1, 6696 /*xcpt? */ false, false }, 6125 /*256:out */ -1 }, 6697 6126 /* 6698 6127 * Denormals. … … 6703 6132 /*mxcsr:in */ 0, 6704 6133 /*128:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 6705 /*256:out */ -1, 6706 /*xcpt? */ true, true }, 6134 /*256:out */ -1 }, 6707 6135 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 128:out */ 6708 6136 /*--|39*/{ { /*src2 */ { FP64_DENORM_MAX(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 6711 6139 /*mxcsr:in */ X86_MXCSR_DM, 6712 6140 /*128:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 6713 /*256:out */ -1, 6714 /*xcpt? */ true, true }, 6141 /*256:out */ -1 }, 6715 6142 #endif /* TODO_X86_MXCSR_UE_IEM */ 6716 6143 /*39|40*/{ { /*src2 */ { FP64_DENORM_MAX(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 6719 6146 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_UM, 6720 6147 /*128:out */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 6721 /*256:out */ -1, 6722 /*xcpt? */ true, true }, 6148 /*256:out */ -1 }, 6723 6149 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, 6724 6150 { /*src1 */ { FP64_DENORM_MAX(0), FP64_0(0), FP64_0(1), FP64_0(0) } }, … … 6726 6152 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK, 6727 6153 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK, 6728 /*256:out */ -1, 6729 /*xcpt? */ false, false }, 6154 /*256:out */ -1 }, 6730 6155 { { /*src2 */ { FP64_DENORM_MIN(0), FP64_RAND_V1(0), FP64_RAND_V0(0), FP64_RAND_V0(1) } }, 6731 6156 { /*src1 */ { FP64_DENORM_MAX(0), FP64_RAND_V2(1), FP64_RAND_V3(0), FP64_RAND_V1(0) } }, … … 6733 6158 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_XCPT_MASK, 6734 6159 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_XCPT_MASK, 6735 /*256:out */ -1, 6736 /*xcpt? */ false, false }, 6160 /*256:out */ -1 }, 6737 6161 /** @todo More Denormals. */ 6738 6162 /* … … 6798 6222 /*mxcsr:in */ 0, 6799 6223 /*128:out */ 0, 6800 /*256:out */ 0, 6801 /*xcpt? */ false, false }, 6224 /*256:out */ 0 }, 6802 6225 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 6803 6226 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 6805 6228 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 6806 6229 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 6807 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 6808 /*xcpt? */ false, false }, 6230 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 6809 6231 { { /*src2 */ { FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(1) } }, 6810 6232 { /*src1 */ { FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(1) } }, … … 6812 6234 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 6813 6235 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 6814 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 6815 /*xcpt? */ false, false }, 6236 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO }, 6816 6237 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(1) } }, 6817 6238 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(1) } }, … … 6819 6240 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 6820 6241 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 6821 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 6822 /*xcpt? */ false, false }, 6242 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 6823 6243 { { /*src2 */ { FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1) } }, 6824 6244 { /*src1 */ { FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1) } }, … … 6826 6246 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 6827 6247 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 6828 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 6829 /*xcpt? */ false, false }, 6248 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 6830 6249 /* 6831 6250 * Infinity. … … 6836 6255 /*mxcsr:in */ X86_MXCSR_IM, 6837 6256 /*128:out */ X86_MXCSR_IM, 6838 /*256:out */ X86_MXCSR_IM, 6839 /*xcpt? */ false, false }, 6257 /*256:out */ X86_MXCSR_IM }, 6840 6258 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(1), FP32_INF(1), FP32_0(0), FP32_0(0) } }, 6841 6259 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(1), FP32_INF(0), FP32_INF(0), FP32_INF(0) } }, … … 6843 6261 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 6844 6262 /*128:out */ X86_MXCSR_XCPT_MASK, 6845 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, 6846 /*xcpt? */ false, false }, 6263 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, 6847 6264 { { /*src2 */ { FP32_INF(0), FP32_INF(1), FP32_INF(0), FP32_INF(1), FP32_INF(1), FP32_INF(1), FP32_0(0), FP32_0(0) } }, 6848 6265 { /*src1 */ { FP32_INF(1), FP32_INF(0), FP32_0(0), FP32_0(0), FP32_INF(1), FP32_INF(0), FP32_INF(0), FP32_INF(0) } }, … … 6850 6267 /*mxcsr:in */ X86_MXCSR_FZ, 6851 6268 /*128:out */ X86_MXCSR_FZ, 6852 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_IE, 6853 /*xcpt? */ false, true }, 6269 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_IE }, 6854 6270 { { /*src2 */ { FP32_INF(1), FP32_INF(1), FP32_INF(0), FP32_0(0), FP32_INF(1), FP32_INF(1), FP32_INF(0), FP32_0(0) } }, 6855 6271 { /*src1 */ { FP32_INF(0), FP32_INF(0), FP32_INF(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 6857 6273 /*mxcsr:in */ 0, 6858 6274 /*128:out */ X86_MXCSR_IE, 6859 /*256:out */ X86_MXCSR_IE, 6860 /*xcpt? */ true, true }, 6275 /*256:out */ X86_MXCSR_IE }, 6861 6276 { { /*src2 */ { FP32_INF(0), FP32_QNAN(1), FP32_INF(1), FP32_QNAN(0), FP32_INF(1), FP32_INF(1), FP32_0(0), FP32_0(0) } }, 6862 6277 { /*src1 */ { FP32_INF(0), FP32_QNAN(0), FP32_INF(1), FP32_QNAN(0), FP32_INF(1), FP32_QNAN(1), FP32_INF(0), FP32_INF(0) } }, … … 6864 6279 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 6865 6280 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 6866 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 6867 /*xcpt? */ false, false }, 6281 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO | X86_MXCSR_IE }, 6868 6282 /* 6869 6283 * Overflow, Precision. … … 6874 6288 /*mxcsr:in */ 0, 6875 6289 /*128:out */ 0, 6876 /*256:out */ X86_MXCSR_PE, 6877 /*xcpt? */ false, true }, 6290 /*256:out */ X86_MXCSR_PE }, 6878 6291 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(0), FP32_NORM_MIN(0), FP32_NORM_MAX(0), FP32_NORM_MIN(0) } }, 6879 6292 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(1), FP32_NORM_MIN(1), FP32_NORM_MAX(1), FP32_NORM_MIN(1) } }, … … 6881 6294 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 6882 6295 /*128:out */ X86_MXCSR_XCPT_MASK, 6883 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_PE, 6884 /*xcpt? */ false, false }, 6296 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_PE }, 6885 6297 { { /*src2 */ { FP32_NORM_MIN(1), FP32_NORM_MIN(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 6886 6298 { /*src1 */ { FP32_NORM_MAX(1), FP32_NORM_MIN(1), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 6888 6300 /*mxcsr:in */ X86_MXCSR_PM, 6889 6301 /*128:out */ X86_MXCSR_PM | X86_MXCSR_PE, 6890 /*256:out */ X86_MXCSR_PM | X86_MXCSR_PE, 6891 /*xcpt? */ false, false }, 6302 /*256:out */ X86_MXCSR_PM | X86_MXCSR_PE }, 6892 6303 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(1) } }, 6893 6304 { /*src1 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_0(1), FP32_0(0), FP32_NORM_MAX(0) } }, … … 6895 6306 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 6896 6307 /*128:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 6897 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 6898 /*xcpt? */ false, false }, 6308 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED }, 6899 6309 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(1) } }, 6900 6310 { /*src1 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_0(1), FP32_0(0), FP32_NORM_MAX(0) } }, … … 6902 6312 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO, 6903 6313 /*128:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 6904 /*256:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 6905 /*xcpt? */ false, false }, 6314 /*256:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 6906 6315 { { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_0(0), FP32_NORM_MIN(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_0(0), FP32_NORM_MAX(0) } }, 6907 6316 { /*src1 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MIN(1), FP32_NORM_MIN(1), FP32_NORM_MIN(1), FP32_NORM_MAX(0), FP32_NORM_MIN(0), FP32_NORM_MAX(1) } }, … … 6909 6318 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 6910 6319 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_UP | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 6911 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 6912 /*xcpt? */ false, false }, 6320 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 6913 6321 { { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_0(0), FP32_NORM_MIN(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_0(0), FP32_NORM_MAX(0) } }, 6914 6322 { /*src1 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MIN(1), FP32_NORM_MIN(1), FP32_NORM_MIN(1), FP32_NORM_MAX(0), FP32_NORM_MIN(0), FP32_NORM_MAX(1) } }, … … 6916 6324 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_OM | X86_MXCSR_RC_UP, 6917 6325 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_OM | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 6918 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_OM | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 6919 /*xcpt? */ false, false }, 6326 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_OM | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 6920 6327 { { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_0(0), FP32_NORM_MIN(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_0(0), FP32_NORM_MAX(0) } }, 6921 6328 { /*src1 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MIN(1), FP32_NORM_MIN(1), FP32_NORM_MIN(1), FP32_NORM_MAX(0), FP32_NORM_MIN(0), FP32_NORM_MAX(1) } }, … … 6923 6330 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 6924 6331 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 6925 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 6926 /*xcpt? */ false, false }, 6332 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 6927 6333 { { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_0(0), FP32_NORM_MIN(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_0(0), FP32_NORM_MAX(0) } }, 6928 6334 { /*src1 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MIN(1), FP32_NORM_MIN(1), FP32_NORM_MIN(1), FP32_NORM_MAX(0), FP32_NORM_MIN(0), FP32_NORM_MAX(1) } }, … … 6930 6336 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_OM | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 6931 6337 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_OM | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 6932 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_OM | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 6933 /*xcpt? */ false, false }, 6338 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_OM | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 6934 6339 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1) } }, 6935 6340 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1) } }, … … 6937 6342 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 6938 6343 /*128:out */ X86_MXCSR_RC_ZERO, 6939 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 6940 /*xcpt? */ false, true }, 6344 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED }, 6941 6345 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1) } }, 6942 6346 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1) } }, … … 6944 6348 /*mxcsr:in */ X86_MXCSR_RC_ZERO | X86_MXCSR_OM, 6945 6349 /*128:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OM, 6946 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 6947 /*xcpt? */ false, true }, 6350 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 6948 6351 /* 6949 6352 * Normals. … … 6954 6357 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 6955 6358 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 6956 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 6957 /*xcpt? */ false, false }, 6359 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 6958 6360 { { /*src2 */ { FP32_V(0, 0, 0x7d)/*0.25*/, FP32_V(0, 0x400000, 0x7e)/*0.75*/, FP32_NORM_MAX(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(0), FP32_V(0, 0x600000, 0x7f)/*1.75*/, FP32_V(0, 0, 0x7d)/*0.25*/ } }, 6959 6361 { /*src1 */ { FP32_V(0, 0x600000, 0x7f)/*1.75*/, FP32_V(0, 0, 0x7d)/*0.25*/, FP32_NORM_MAX(1), FP32_0(0), FP32_V(1, 0, 0x7e)/*-0.50*/, FP32_V(0, 0, 0x7d)/*-0.25*/, FP32_0(0), FP32_0(0) } }, … … 6961 6363 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 6962 6364 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 6963 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 6964 /*xcpt? */ false, false }, 6365 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN }, 6965 6366 { { /*src2 */ { FP32_NORM_V1(0), FP32_NORM_V1(0), FP32_NORM_V4(0), FP32_NORM_V4(0), FP32_NORM_V1(0), FP32_NORM_V1(0), FP32_NORM_V2(0), FP32_NORM_V2(0) } }, 6966 6367 { /*src1 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MIN(0), FP32_NORM_MIN(0), FP32_NORM_MIN(0), FP32_NORM_MIN(0), FP32_NORM_V3(0), FP32_NORM_V3(0) } }, … … 6968 6369 /*mxcsr:in */ 0, 6969 6370 /*128:out */ 0, 6970 /*256:out */ 0, 6971 /*xcpt? */ false, false }, 6371 /*256:out */ 0 }, 6972 6372 { { /*src2 */ { FP32_NORM_V3(0), FP32_NORM_V3(0), FP32_NORM_V4(0), FP32_NORM_V4(0), FP32_NORM_V6(0), FP32_NORM_V6(0), FP32_NORM_V7(0), FP32_NORM_V7(0) } }, 6973 6373 { /*src1 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MIN(0), FP32_NORM_MIN(0), FP32_NORM_MIN(0), FP32_NORM_MIN(0), FP32_NORM_V5(0), FP32_NORM_V5(0) } }, … … 6975 6375 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_DAZ, 6976 6376 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_DAZ, 6977 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_DAZ, 6978 /*xcpt? */ false, false }, 6377 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_DAZ }, 6979 6378 { { /*src2 */ { FP32_V(1, 0x5c0000, 0x84)/* -55*/, FP32_V(0, 0x600000, 0x81)/* 7.00*/, FP32_0(0), FP32_V(0, 0x5c0000, 0x84)/* 55.00*/, FP32_V(0, 0x253468, 0x93)/*1353357*/, FP32_V(0, 0x7c9000, 0x88)/*1010.25*/, FP32_0(0), FP32_V(0, 0x534000, 0x86)/* 211.25*/ } }, 6980 6379 { /*src1 */ { FP32_V(0, 0x669050, 0x93)/*1888778*/, FP32_V(0, 0x1ea980, 0x8f)/* 81235.00*/, FP32_V(0, 0x253468, 0x93)/*1353357*/, FP32_V(0, 0x7c9000, 0x88)/*1010.25*/, FP32_V(0, 0x780000, 0x84)/* 62*/, FP32_V(0, 0x600000, 0x81)/*7*/, FP32_V(0, 0x534000, 0x86)/* 211.25*/, FP32_1(0) } }, … … 6982 6381 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 6983 6382 /*128:out */ X86_MXCSR_XCPT_MASK, 6984 /*256:out */ X86_MXCSR_XCPT_MASK, 6985 /*xcpt? */ false, false }, 6383 /*256:out */ X86_MXCSR_XCPT_MASK }, 6986 6384 { { /*src2 */ { FP32_V(0, 0x3c614e, 0x97)/*24691356*/, FP32_V(0, 0x3c614e, 0x96)/*12345678*/, FP32_0(0), FP32_NORM_V1(0), FP32_V(0, 0x3c614e, 0x97)/*24691356*/, FP32_V(0, 0x3c614e, 0x96)/*12345678*/, FP32_2(0), FP32_1(0) } }, 6987 6385 { /*src1 */ { FP32_V(0, 0x74429f, 0x97)/*32015678*/, FP32_V(0, 0x712060, 0x92)/* 987654*/, FP32_NORM_V5(0), FP32_0(0), FP32_V(0, 0x74429f, 0x97)/*32015678*/, FP32_V(0, 0x712060, 0x92)/* 987654*/, FP32_0(0), FP32_1(0) } }, … … 6989 6387 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 6990 6388 /*128:out */ X86_MXCSR_XCPT_MASK, 6991 /*256:out */ X86_MXCSR_XCPT_MASK, 6992 /*xcpt? */ false, false }, 6389 /*256:out */ X86_MXCSR_XCPT_MASK }, 6993 6390 { { /*src2 */ { FP32_V(0, 0x6423f2, 0x92)/* 934463.125*/, FP32_V(0, 0x0a19f0, 0x8f)/* 70707.875*/, FP32_NORM_SAFE_INT_MIN(1), FP32_NORM_SAFE_INT_MIN(1), FP32_1(1), FP32_1(0), FP32_V(0, 0x769b5e, 0x92)/*1010101.875*/, FP32_V(0, 0x600000, 0x7e)/* 0.875*/ } }, 6994 6391 { /*src1 */ { FP32_V(0, 0x769b5e, 0x92)/*1010101.875*/, FP32_V(0, 0x600000, 0x7e)/* 0.875*/, FP32_V(0, 0x10c030, 0x92)/*592899.000*/, FP32_V(0, 0x3ce348, 0x90)/*193421.125*/, FP32_V(1, 0x16b43a, 0x93)/*-1234567.25*/, FP32_V(0, 0x00c6d3, 0x94)/*2109876.75*/, FP32_V(0, 0x792318, 0x91)/*510232.750*/, FP32_V(0, 0x316740, 0x8e)/* 45415.250*/ } }, … … 6996 6393 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 6997 6394 /*128:out */ X86_MXCSR_XCPT_MASK, 6998 /*256:out */ X86_MXCSR_XCPT_MASK, 6999 /*xcpt? */ false, false }, 6395 /*256:out */ X86_MXCSR_XCPT_MASK }, 7000 6396 { { /*src2 */ { FP32_2(0), FP32_1(0), FP32_1(1), FP32_1(0), FP32_2(0), FP32_1(0), FP32_1(0), FP32_1(0) } }, 7001 6397 { /*src1 */ { FP32_V(1, FP32_FRAC_NORM_MAX - 1, FP32_EXP_SAFE_INT_MAX), FP32_1(0), FP32_NORM_SAFE_INT_MAX(0), FP32_1(0), FP32_V(1, FP32_FRAC_NORM_MAX - 1, FP32_EXP_SAFE_INT_MAX), FP32_1(0), FP32_NORM_SAFE_INT_MAX(0), FP32_1(0) } }, … … 7003 6399 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 7004 6400 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 7005 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 7006 /*xcpt? */ false, false }, 6401 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 7007 6402 { { /*src2 */ { FP32_2(0), FP32_1(0), FP32_1(1), FP32_1(0), FP32_2(0), FP32_1(0), FP32_1(0), FP32_1(0) } }, 7008 6403 { /*src1 */ { FP32_V(1, FP32_FRAC_NORM_MAX - 1, FP32_EXP_SAFE_INT_MAX), FP32_1(0), FP32_NORM_SAFE_INT_MAX(0), FP32_1(0), FP32_V(1, FP32_FRAC_NORM_MAX - 1, FP32_EXP_SAFE_INT_MAX), FP32_1(0), FP32_NORM_SAFE_INT_MAX(0), FP32_1(0) } }, … … 7010 6405 /*mxcsr:in */ 0, 7011 6406 /*128:out */ 0, 7012 /*256:out */ 0, 7013 /*xcpt? */ false, false }, 6407 /*256:out */ 0 }, 7014 6408 { { /*src2 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_0(0), FP32_1(1), FP32_0(0), FP32_NORM_SAFE_INT_MAX(1), FP32_0(0), FP32_1(1), FP32_0(0) } }, 7015 6409 { /*src1 */ { FP32_V(0, 0, FP32_EXP_SAFE_INT_MAX + 1), FP32_1(0), FP32_V(1, 0, FP32_EXP_SAFE_INT_MAX + 1), FP32_1(1), FP32_V(0, 0, FP32_EXP_SAFE_INT_MAX + 1), FP32_1(0), FP32_V(1, 0, FP32_EXP_SAFE_INT_MAX + 1), FP32_1(1) } }, … … 7017 6411 /*mxcsr:in */ X86_MXCSR_FZ, 7018 6412 /*128:out */ X86_MXCSR_FZ, 7019 /*256:out */ X86_MXCSR_FZ, 7020 /*xcpt? */ false, false }, 6413 /*256:out */ X86_MXCSR_FZ }, 7021 6414 /* 7022 6415 * Denormals. … … 7027 6420 /*mxcsr:in */ 0, 7028 6421 /*128:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 7029 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 7030 /*xcpt? */ true, true }, 6422 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED }, 7031 6423 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 128:out or 256:out *AND* different output values */ 7032 6424 /*--|32*/{ { /*src2 */ { FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 7036 6428 /*mxcsr:in */ X86_MXCSR_DM, 7037 6429 /*128:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 7038 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 7039 /*xcpt? */ true, true }, 6430 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 7040 6431 #endif /* TODO_X86_MXCSR_UE_IEM */ 7041 6432 /*32|33*/{ { /*src2 */ { FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 7044 6435 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_UM, 7045 6436 /*128:out */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 7046 /*256:out */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 7047 /*xcpt? */ true, true }, 6437 /*256:out */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 7048 6438 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 7049 6439 { /*src1 */ { FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0) } }, … … 7051 6441 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK, 7052 6442 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK, 7053 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK, 7054 /*xcpt? */ false, false }, 6443 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK }, 7055 6444 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0) } }, 7056 6445 { /*src1 */ { FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0) } }, … … 7058 6447 /*mxcsr:in */ X86_MXCSR_DAZ, 7059 6448 /*128:out */ X86_MXCSR_DAZ, 7060 /*256:out */ X86_MXCSR_DAZ, 7061 /*xcpt? */ false, false }, 6449 /*256:out */ X86_MXCSR_DAZ }, 7062 6450 { { /*src2 */ { FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 7063 6451 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 7065 6453 /*mxcsr:in */ 0, 7066 6454 /*128:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 7067 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 7068 /*xcpt? */ true, true }, 6455 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED }, 7069 6456 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 128:out or 256:out *AND* different output values */ 7070 6457 /*--|37*/{ { /*src2 */ { FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 7074 6461 /*mxcsr:in */ X86_MXCSR_DM, 7075 6462 /*128:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 7076 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 7077 /*xcpt? */ true, true }, 6463 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 7078 6464 #endif /* TODO_X86_MXCSR_UE_IEM */ 7079 6465 /*36|38*/{ { /*src2 */ { FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 7082 6468 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_UM, 7083 6469 /*128:out */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 7084 /*256:out */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 7085 /*xcpt? */ true, true }, 6470 /*256:out */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 7086 6471 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(1) } }, 7087 6472 { /*src1 */ { FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 7089 6474 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK, 7090 6475 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK, 7091 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK, 7092 /*xcpt? */ false, false }, 6476 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK }, 7093 6477 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0) } }, 7094 6478 { /*src1 */ { FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0) } }, … … 7096 6480 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 7097 6481 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 7098 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 7099 /*xcpt? */ false, false }, 6482 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP }, 7100 6483 /** @todo More Denormals. */ 7101 6484 /* … … 7172 6555 /*mxcsr:in */ 0, 7173 6556 /*128:out */ 0, 7174 /*256:out */ 0, 7175 /*xcpt? */ false, false }, 6557 /*256:out */ 0 }, 7176 6558 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, 7177 6559 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 7179 6561 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 7180 6562 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 7181 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 7182 /*xcpt? */ false, false }, 6563 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 7183 6564 { { /*src2 */ { FP64_0(1), FP64_0(0), FP64_0(0), FP64_0(0) } }, 7184 6565 { /*src1 */ { FP64_0(1), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 7186 6567 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 7187 6568 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 7188 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 7189 /*xcpt? */ false, false }, 6569 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO }, 7190 6570 { { /*src2 */ { FP64_0(1), FP64_0(0), FP64_0(1), FP64_0(1) } }, 7191 6571 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_0(1), FP64_0(0) } }, … … 7193 6573 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 7194 6574 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 7195 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 7196 /*xcpt? */ false, false }, 6575 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 7197 6576 { { /*src2 */ { FP64_0(0), FP64_0(1), FP64_0(0), FP64_0(1) } }, 7198 6577 { /*src1 */ { FP64_0(0), FP64_0(1), FP64_0(0), FP64_0(1) } }, … … 7200 6579 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 7201 6580 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 7202 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 7203 /*xcpt? */ false, false }, 6581 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 7204 6582 { { /*src2 */ { FP64_0(0), FP64_0(1), FP64_0(1), FP64_0(1) } }, 7205 6583 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_0(1), FP64_0(0) } }, … … 7207 6585 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 7208 6586 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 7209 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 7210 /*xcpt? */ false, false }, 6587 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN }, 7211 6588 /* 7212 6589 * Infinity. … … 7217 6594 /*mxcsr:in */ X86_MXCSR_IM, 7218 6595 /*128:out */ X86_MXCSR_IM, 7219 /*256:out */ X86_MXCSR_IM, 7220 /*xcpt? */ false, false }, 6596 /*256:out */ X86_MXCSR_IM }, 7221 6597 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_INF(1), FP64_INF(1) } }, 7222 6598 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_INF(1), FP64_INF(0) } }, … … 7224 6600 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 7225 6601 /*128:out */ X86_MXCSR_XCPT_MASK, 7226 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, 7227 /*xcpt? */ false, false }, 6602 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, 7228 6603 { { /*src2 */ { FP64_INF(0), FP64_INF(1), FP64_INF(0), FP64_INF(1) } }, 7229 6604 { /*src1 */ { FP64_INF(1), FP64_INF(0), FP64_0(0), FP64_0(0) } }, … … 7231 6606 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 7232 6607 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 7233 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 7234 /*xcpt? */ false, false }, 6608 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ }, 7235 6609 { { /*src2 */ { FP64_INF(1), FP64_INF(1), FP64_INF(0), FP64_0(0) } }, 7236 6610 { /*src1 */ { FP64_INF(0), FP64_INF(0), FP64_INF(1), FP64_0(0) } }, … … 7238 6612 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 7239 6613 /*128:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 7240 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 7241 /*xcpt? */ true, true }, 6614 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_IE }, 7242 6615 { { /*src2 */ { FP64_INF(0), FP64_QNAN(1), FP64_INF(1), FP64_QNAN(0) } }, 7243 6616 { /*src1 */ { FP64_INF(0), FP64_QNAN(0), FP64_INF(1), FP64_QNAN(0) } }, … … 7245 6618 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 7246 6619 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 7247 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 7248 /*xcpt? */ false, false }, 6620 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP }, 7249 6621 /* 7250 6622 * Overflow, Precision. … … 7255 6627 /*mxcsr:in */ 0, 7256 6628 /*128:out */ 0, 7257 /*256:out */ X86_MXCSR_PE, 7258 /*xcpt? */ false, true }, 6629 /*256:out */ X86_MXCSR_PE }, 7259 6630 { { /*src2 */ { FP64_NORM_MIN(1), FP64_NORM_MAX(1), FP64_NORM_MAX(1), FP64_NORM_MAX(1) } }, 7260 6631 { /*src1 */ { FP64_NORM_MAX(0), FP64_NORM_MAX(1), FP64_NORM_MIN(0), FP64_NORM_MAX(0) } }, … … 7262 6633 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_PM, 7263 6634 /*128:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_OE | X86_MXCSR_PE, 7264 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_OE | X86_MXCSR_PE, 7265 /*xcpt? */ false, false }, 6635 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_OE | X86_MXCSR_PE }, 7266 6636 { { /*src2 */ { FP64_NORM_MAX(1), FP64_NORM_MAX(0), FP64_2(0), FP64_1(0) } }, 7267 6637 { /*src1 */ { FP64_NORM_MAX(0), FP64_NORM_MAX(0), FP64_NORM_MAX(1), FP64_NORM_MAX(0) } }, … … 7269 6639 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 7270 6640 /*128:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 7271 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 7272 /*xcpt? */ false, false }, 6641 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED }, 7273 6642 { { /*src2 */ { FP64_NORM_MAX(1), FP64_NORM_MAX(0), FP64_2(0), FP64_1(0) } }, 7274 6643 { /*src1 */ { FP64_NORM_MAX(0), FP64_NORM_MAX(0), FP64_NORM_MAX(1), FP64_NORM_MAX(0) } }, … … 7276 6645 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO, 7277 6646 /*128:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 7278 /*256:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 7279 /*xcpt? */ false, false }, 6647 /*256:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 7280 6648 { { /*src2 */ { FP64_NORM_MAX(0), FP64_NORM_MAX(1), FP64_0(0), FP64_NORM_MIN(1) } }, 7281 6649 { /*src1 */ { FP64_0(0), FP64_NORM_MAX(0), FP64_NORM_MIN(1), FP64_NORM_MIN(0) } }, … … 7283 6651 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 7284 6652 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_UP | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 7285 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_UP | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 7286 /*xcpt? */ false, false }, 6653 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_UP | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED }, 7287 6654 { { /*src2 */ { FP64_NORM_MAX(0), FP64_NORM_MAX(1), FP64_0(0), FP64_NORM_MIN(1) } }, 7288 6655 { /*src1 */ { FP64_0(0), FP64_NORM_MAX(0), FP64_NORM_MIN(1), FP64_NORM_MIN(0) } }, … … 7290 6657 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_OM | X86_MXCSR_RC_UP, 7291 6658 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_OM | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 7292 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_OM | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 7293 /*xcpt? */ false, false }, 6659 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_OM | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 7294 6660 { { /*src2 */ { FP64_NORM_MAX(0), FP64_NORM_MAX(0), FP64_0(0), FP64_NORM_MAX(0) } }, 7295 6661 { /*src1 */ { FP64_NORM_MIN(1), FP64_NORM_MAX(0), FP64_NORM_MIN(0), FP64_NORM_MAX(1) } }, … … 7297 6663 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_UP, 7298 6664 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_UP | X86_MXCSR_PE, 7299 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE, 7300 /*xcpt? */ false, false }, 6665 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE }, 7301 6666 { { /*src2 */ { FP64_NORM_MAX(0), FP64_NORM_MAX(0), FP64_NORM_MIN(1), FP64_NORM_MAX(0) } }, 7302 6667 { /*src1 */ { FP64_NORM_MIN(1), FP64_NORM_MIN(1), FP64_NORM_MIN(0), FP64_NORM_MAX(0) } }, … … 7304 6669 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 7305 6670 /*128:out */ X86_MXCSR_RC_ZERO, 7306 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_PE, 7307 /*xcpt? */ false, true }, 6671 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_PE }, 7308 6672 { { /*src2 */ { FP64_0(0), FP64_NORM_MAX(0), FP64_NORM_MIN(1), FP64_NORM_MIN(0) } }, 7309 6673 { /*src1 */ { FP64_NORM_MAX(1), FP64_NORM_MAX(1), FP64_NORM_MIN(1), FP64_1(1) } }, … … 7311 6675 /*mxcsr:in */ 0, 7312 6676 /*128:out */ 0, 7313 /*256:out */ X86_MXCSR_PE, 7314 /*xcpt? */ false, true }, 6677 /*256:out */ X86_MXCSR_PE }, 7315 6678 { { /*src2 */ { FP64_NORM_SAFE_INT_MIN(1), FP64_NORM_SAFE_INT_MAX(0), FP64_NORM_SAFE_INT_MAX(0), FP64_NORM_SAFE_INT_MAX(0) } }, 7316 6679 { /*src1 */ { FP64_NORM_SAFE_INT_MIN(0), FP64_NORM_SAFE_INT_MAX(0), FP64_NORM_SAFE_INT_MAX(0), FP64_NORM_SAFE_INT_MIN(0) } }, … … 7318 6681 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 7319 6682 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO | X86_MXCSR_PE, 7320 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO | X86_MXCSR_PE, 7321 /*xcpt? */ false, false }, 6683 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO | X86_MXCSR_PE }, 7322 6684 { { /*src2 */ { FP64_NORM_SAFE_INT_MIN(1), FP64_NORM_SAFE_INT_MAX(0), FP64_NORM_SAFE_INT_MAX(0), FP64_NORM_SAFE_INT_MAX(0) } }, 7323 6685 { /*src1 */ { FP64_NORM_SAFE_INT_MIN(0), FP64_NORM_SAFE_INT_MAX(0), FP64_NORM_SAFE_INT_MAX(0), FP64_NORM_SAFE_INT_MIN(0) } }, … … 7325 6687 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 7326 6688 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_DAZ | X86_MXCSR_RC_UP | X86_MXCSR_PE, 7327 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_DAZ | X86_MXCSR_RC_UP | X86_MXCSR_PE, 7328 /*xcpt? */ false, false }, 6689 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_DAZ | X86_MXCSR_RC_UP | X86_MXCSR_PE }, 7329 6690 /* 7330 6691 * Denormals. … … 7335 6696 /*mxcsr:in */ 0, 7336 6697 /*128:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 7337 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 7338 /*xcpt? */ true, true }, 6698 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED }, 7339 6699 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 128:out or 256:out *AND* different output values */ 7340 6700 /*--|24*/{ { /*src2 */ { FP64_DENORM_MAX(0), FP64_0(0), FP64_DENORM_MAX(0), FP64_0(0) } }, … … 7344 6704 /*mxcsr:in */ X86_MXCSR_DM, 7345 6705 /*128:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 7346 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 7347 /*xcpt? */ true, true }, 6706 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 7348 6707 #endif /* TODO_X86_MXCSR_UE_IEM */ 7349 6708 /*24|25*/{ { /*src2 */ { FP64_DENORM_MAX(0), FP64_0(0), FP64_DENORM_MAX(0), FP64_0(0) } }, … … 7352 6711 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_UM, 7353 6712 /*128:out */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 7354 /*256:out */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 7355 /*xcpt? */ true, true }, 6713 /*256:out */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 7356 6714 { { /*src2 */ { FP64_DENORM_MAX(0), FP64_DENORM_MAX(0), FP64_DENORM_MIN(1), FP64_DENORM_MIN(1) } }, 7357 6715 { /*src1 */ { FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(1), FP64_DENORM_MAX(1) } }, … … 7359 6717 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK, 7360 6718 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK, 7361 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK, 7362 /*xcpt? */ false, false }, 6719 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_XCPT_MASK }, 7363 6720 /*26|27*/{ { /*src2 */ { FP64_DENORM_MAX(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, 7364 6721 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_DENORM_MIN(0), FP64_0(0) } }, … … 7366 6723 /*mxcsr:in */ 0, 7367 6724 /*128:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 7368 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 7369 /*xcpt? */ true, true }, 6725 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED }, 7370 6726 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 128:out or 256:out *AND* different output values */ 7371 6727 /*--|28*/{ { /*src2 */ { FP64_DENORM_MAX(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 7375 6731 /*mxcsr:in */ X86_MXCSR_DM, 7376 6732 /*128:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 7377 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 7378 /*xcpt? */ true, true }, 6733 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 7379 6734 #endif /* TODO_X86_MXCSR_UE_IEM */ 7380 6735 /*27|29*/{ { /*src2 */ { FP64_DENORM_MAX(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 7383 6738 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_UM, 7384 6739 /*128:out */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 7385 /*256:out */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 7386 /*xcpt? */ true, true }, 6740 /*256:out */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 7387 6741 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_DENORM_MIN(1), FP64_DENORM_MAX(1) } }, 7388 6742 { /*src1 */ { FP64_0(1), FP64_DENORM_MAX(0), FP64_DENORM_MAX(1), FP64_0(0) } }, … … 7390 6744 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_XCPT_MASK, 7391 6745 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_XCPT_MASK, 7392 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_XCPT_MASK, 7393 /*xcpt? */ false, false }, 6746 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_XCPT_MASK }, 7394 6747 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0) } }, 7395 6748 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_DENORM_MIN(1), FP64_DENORM_MIN(1) } }, … … 7397 6750 /*mxcsr:in */ 0, 7398 6751 /*128:out */ 0, 7399 /*256:out */ X86_MXCSR_DE, 7400 /*xcpt? */ false, true }, 6752 /*256:out */ X86_MXCSR_DE }, 7401 6753 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_DENORM_MAX(1), FP64_DENORM_MAX(1) } }, 7402 6754 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_DENORM_MIN(1), FP64_DENORM_MIN(1) } }, … … 7404 6756 /*mxcsr:in */ X86_MXCSR_RC_DOWN, 7405 6757 /*128:out */ X86_MXCSR_RC_DOWN, 7406 /*256:out */ X86_MXCSR_RC_DOWN | X86_MXCSR_DE, 7407 /*xcpt? */ false, true }, 6758 /*256:out */ X86_MXCSR_RC_DOWN | X86_MXCSR_DE }, 7408 6759 /* 7409 6760 * Invalids. … … 7479 6830 /*mxcsr:in */ 0, 7480 6831 /*128:out */ 0, 7481 /*256:out */ 0, 7482 /*xcpt? */ false, false }, 6832 /*256:out */ 0 }, 7483 6833 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 7484 6834 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 7486 6836 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 7487 6837 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 7488 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 7489 /*xcpt? */ false, false }, 6838 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 7490 6839 { { /*src2 */ { FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(1) } }, 7491 6840 { /*src1 */ { FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(1) } }, … … 7493 6842 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 7494 6843 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 7495 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 7496 /*xcpt? */ false, false }, 6844 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO }, 7497 6845 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(1) } }, 7498 6846 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(1) } }, … … 7500 6848 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 7501 6849 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 7502 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 7503 /*xcpt? */ false, false }, 6850 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 7504 6851 { { /*src2 */ { FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1) } }, 7505 6852 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(1) } }, … … 7507 6854 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 7508 6855 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 7509 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 7510 /*xcpt? */ false, false }, 6856 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO }, 7511 6857 { { /*src2 */ { FP32_NORM_V0(0), FP32_NORM_V1(1), FP32_0(0), FP32_NORM_V3(1), FP32_0(0), FP32_NORM_V1(1), FP32_NORM_V4(0), FP32_NORM_V3(0) } }, 7512 6858 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_NORM_V2(1), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1) } }, … … 7514 6860 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 7515 6861 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 7516 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 7517 /*xcpt? */ false, false }, 6862 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 7518 6863 /* 7519 6864 * Infinity. … … 7524 6869 /*mxcsr:in */ X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM, 7525 6870 /*128:out */ X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM, 7526 /*256:out */ X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM, 7527 /*xcpt? */ false, false }, 6871 /*256:out */ X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM }, 7528 6872 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 7529 6873 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 7531 6875 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 7532 6876 /*128:out */ X86_MXCSR_XCPT_MASK, 7533 /*256:out */ X86_MXCSR_XCPT_MASK, 7534 /*xcpt? */ false, false }, 6877 /*256:out */ X86_MXCSR_XCPT_MASK }, 7535 6878 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(0), FP32_0(1), FP32_0(1), FP32_0(0) } }, 7536 6879 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(1), FP32_0(1), FP32_0(1), FP32_0(0) } }, … … 7538 6881 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK, 7539 6882 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK, 7540 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK, 7541 /*xcpt? */ false, false }, 6883 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK }, 7542 6884 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(0) } }, 7543 6885 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(1) } }, … … 7545 6887 /*mxcsr:in */ X86_MXCSR_FZ, 7546 6888 /*128:out */ X86_MXCSR_FZ, 7547 /*256:out */ X86_MXCSR_FZ, 7548 /*xcpt? */ false, false }, 6889 /*256:out */ X86_MXCSR_FZ }, 7549 6890 { { /*src2 */ { FP32_INF(0), FP32_INF(1), FP32_0(0), FP32_INF(1), FP32_0(1), FP32_INF(1), FP32_INF(1), FP32_INF(0) } }, 7550 6891 { /*src1 */ { FP32_INF(1), FP32_INF(0), FP32_0(1), FP32_INF(0), FP32_0(0), FP32_INF(0), FP32_INF(0), FP32_INF(1) } }, … … 7552 6893 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 7553 6894 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 7554 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 7555 /*xcpt? */ false, false }, 6895 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 7556 6896 { { /*src2 */ { FP32_INF(0), FP32_0(0), FP32_INF(0), FP32_0(1), FP32_INF(0), FP32_0(1), FP32_INF(1), FP32_0(1) } }, 7557 6897 { /*src1 */ { FP32_0(0), FP32_INF(1), FP32_0(1), FP32_INF(1), FP32_0(0), FP32_INF(0), FP32_0(0), FP32_INF(1) } }, … … 7559 6899 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 7560 6900 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, 7561 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, 7562 /*xcpt? */ false, false }, 6901 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, 7563 6902 { { /*src2 */ { FP32_INF(0), FP32_0(0), FP32_INF(0), FP32_0(1), FP32_INF(0), FP32_0(1), FP32_INF(1), FP32_0(1) } }, 7564 6903 { /*src1 */ { FP32_0(0), FP32_INF(1), FP32_0(1), FP32_INF(1), FP32_0(0), FP32_INF(0), FP32_0(0), FP32_INF(1) } }, … … 7566 6905 /*mxcsr:in */ X86_MXCSR_DAZ, 7567 6906 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_IE, 7568 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_IE, 7569 /*xcpt? */ true, true }, 6907 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_IE }, 7570 6908 /* 7571 6909 * Overflow, Precision. … … 7576 6914 /*mxcsr:in */ 0, 7577 6915 /*128:out */ 0, 7578 /*256:out */ X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 7579 /*xcpt? */ false, true }, 6916 /*256:out */ X86_MXCSR_OE | BS3_MXCSR_OM_FIXED }, 7580 6917 { { /*src2 */ { FP32_0(0), FP32_1(1), FP32_0(0), FP32_1(0), FP32_NORM_MAX(1), FP32_1(0), FP32_NORM_MAX(1), FP32_2(0) } }, 7581 6918 { /*src1 */ { FP32_0(0), FP32_1(1), FP32_0(0), FP32_1(0), FP32_0(1), FP32_1(0), FP32_2(0), FP32_NORM_MAX(0) } }, … … 7583 6920 /*mxcsr:in */ X86_MXCSR_OM, 7584 6921 /*128:out */ X86_MXCSR_OM, 7585 /*256:out */ X86_MXCSR_OM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 7586 /*xcpt? */ false, true }, 6922 /*256:out */ X86_MXCSR_OM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 7587 6923 #ifdef TODO_X86_MXCSR_PE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_PE not set in 128:out or 256:out */ 7588 6924 /*--|15*/{ { /*src2 */ { FP32_NORM_MAX(0), FP32_1(1), FP32_0(0), FP32_1(0), FP32_NORM_MAX(1), FP32_1(0), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, … … 7591 6927 /*mxcsr:in */ 0, 7592 6928 /*128:out */ X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 7593 /*256:out */ X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 7594 /*xcpt? */ true, true }, 6929 /*256:out */ X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 7595 6930 #endif /* TODO_X86_MXCSR_PE_IEM */ 7596 6931 /*15|16*/{ { /*src2 */ { FP32_NORM_MAX(0), FP32_1(1), FP32_0(0), FP32_1(0), FP32_NORM_MAX(1), FP32_1(0), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, … … 7599 6934 /*mxcsr:in */ X86_MXCSR_OM, 7600 6935 /*128:out */ X86_MXCSR_OM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 7601 /*256:out */ X86_MXCSR_OM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 7602 /*xcpt? */ true, true }, 6936 /*256:out */ X86_MXCSR_OM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 7603 6937 #ifdef TODO_X86_MXCSR_PE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_PE not set in 128:out or 256:out */ 7604 6938 /*--|17*/{ { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(0), FP32_1(1), FP32_0(0), FP32_NORM_MAX(0) } }, … … 7607 6941 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 7608 6942 /*128:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 7609 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 7610 /*xcpt? */ false, false }, 6943 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 7611 6944 #endif /* TODO_X86_MXCSR_PE_IEM */ 7612 6945 /*16|18*/{ { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(0), FP32_1(1), FP32_0(0), FP32_NORM_MAX(0) } }, … … 7615 6948 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO, 7616 6949 /*128:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 7617 /*256:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 7618 /*xcpt? */ false, false }, 6950 /*256:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 7619 6951 #ifdef TODO_X86_MXCSR_PE_IEM_SSE /** @todo THIS FAILS ON IEM: X86_MXCSR_PE not set in 128:out or 256:out -- in complex circumstances: */ 7620 6952 /** @todo PE is not set if any of the following are true on IEM: (1) !OM && !UM; (2) !OM && SSE; (3) !UM && SSE */ … … 7625 6957 /*mxcsr:in */ 0, 7626 6958 /*128:out */ X86_MXCSR_OE | X86_MXCSR_UE | X86_MXCSR_PE, 7627 /*256:out */ X86_MXCSR_OE | X86_MXCSR_UE | X86_MXCSR_PE, 7628 /*xcpt? */ false, false }, 6959 /*256:out */ X86_MXCSR_OE | X86_MXCSR_UE | X86_MXCSR_PE }, 7629 6960 #endif /* TODO_X86_MXCSR_PE_IEM_SSE */ 7630 6961 /*17|20*/{ { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_MIN(1), FP32_NORM_V1(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MIN(0), FP32_NORM_MIN(1), FP32_NORM_MAX(0) } }, … … 7633 6964 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_UM, 7634 6965 /*128:out */ X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_OE | X86_MXCSR_UE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED | BS3_MXCSR_UM_FIXED, 7635 /*256:out */ X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_OE | X86_MXCSR_UE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED | BS3_MXCSR_UM_FIXED, 7636 /*xcpt? */ false, false }, 6966 /*256:out */ X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_OE | X86_MXCSR_UE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED | BS3_MXCSR_UM_FIXED }, 7637 6967 #ifdef TODO_X86_MXCSR_PE_IEM_SSE /** @todo THIS FAILS ON IEM: X86_MXCSR_PE not set in 128:out or 256:out -- in complex circumstances: */ 7638 6968 /** @todo PE is not set if any of the following are true on IEM: (1) !OM && !UM; (2) !OM && SSE; (3) !UM && SSE */ … … 7643 6973 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 7644 6974 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | X86_MXCSR_UE | X86_MXCSR_PE, 7645 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | X86_MXCSR_UE | X86_MXCSR_PE, 7646 /*xcpt? */ false, false }, 6975 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | X86_MXCSR_UE | X86_MXCSR_PE }, 7647 6976 #endif /* TODO_X86_MXCSR_PE_IEM_SSE */ 7648 6977 /*18|22*/{ { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_MIN(0), FP32_NORM_V3(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MIN(0), FP32_NORM_MIN(1), FP32_NORM_MAX(0) } }, … … 7651 6980 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 7652 6981 /*128:out */ X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | X86_MXCSR_UE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED | BS3_MXCSR_UM_FIXED, 7653 /*256:out */ X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | X86_MXCSR_UE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED | BS3_MXCSR_UM_FIXED, 7654 /*xcpt? */ false, false }, 6982 /*256:out */ X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | X86_MXCSR_UE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED | BS3_MXCSR_UM_FIXED }, 7655 6983 #ifdef TODO_X86_MXCSR_PE_IEM_SSE /** @todo THIS FAILS ON IEM: X86_MXCSR_PE not set in 128:out or 256:out -- in complex circumstances: */ 7656 6984 /** @todo PE is not set if any of the following are true on IEM: (1) !OM && !UM; (2) !OM && SSE; (3) !UM && SSE */ … … 7661 6989 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 7662 6990 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | X86_MXCSR_UE | X86_MXCSR_PE, 7663 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | X86_MXCSR_UE | X86_MXCSR_PE, 7664 /*xcpt? */ false, false }, 6991 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | X86_MXCSR_UE | X86_MXCSR_PE }, 7665 6992 #endif /* TODO_X86_MXCSR_PE_IEM_SSE */ 7666 6993 /*19|24*/{ { /*src2 */ { FP32_NORM_MIN(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_2(0), FP32_1(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MIN(1) } }, … … 7669 6996 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 7670 6997 /*128:out */ X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | X86_MXCSR_UE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED | BS3_MXCSR_UM_FIXED, 7671 /*256:out */ X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | X86_MXCSR_UE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED | BS3_MXCSR_UM_FIXED, 7672 /*xcpt? */ false, false }, 6998 /*256:out */ X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | X86_MXCSR_UE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED | BS3_MXCSR_UM_FIXED }, 7673 6999 #ifdef TODO_X86_MXCSR_PE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_PE not set in 128:out or 256:out */ 7674 7000 /*--|25*/{ { /*src2 */ { FP32_1(0), FP32_NORM_V2(1), FP32_1(1), FP32_NORM_V6(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, … … 7677 7003 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ, 7678 7004 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ, 7679 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 7680 /*xcpt? */ false, true }, 7005 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 7681 7006 #endif /* TODO_X86_MXCSR_PE_IEM */ 7682 7007 /*20|26*/{ { /*src2 */ { FP32_1(0), FP32_NORM_V2(1), FP32_1(1), FP32_NORM_V6(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, … … 7685 7010 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ, 7686 7011 /*128:out */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ, 7687 /*256:out */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 7688 /*xcpt? */ false, true }, 7012 /*256:out */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 7689 7013 #ifdef TODO_X86_MXCSR_PE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_PE not set in 128:out or 256:out */ 7690 7014 /*--|27*/{ { /*src2 */ { FP32_1(0), FP32_NORM_V2(1), FP32_1(1), FP32_NORM_V6(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, … … 7693 7017 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ, 7694 7018 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ, 7695 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 7696 /*xcpt? */ false, false }, 7019 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 7697 7020 #endif /* TODO_X86_MXCSR_PE_IEM */ 7698 7021 /*21|28*/{ { /*src2 */ { FP32_1(0), FP32_NORM_V2(1), FP32_1(1), FP32_NORM_V6(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, … … 7701 7024 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ, 7702 7025 /*128:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ, 7703 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 7704 /*xcpt? */ false, false }, 7026 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 7705 7027 /** @todo More Overflow/Precision. */ 7706 7028 /* … … 7712 7034 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 7713 7035 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 7714 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 7715 /*xcpt? */ false, false }, 7036 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 7716 7037 { { /*src2 */ { FP32_V(0, 0x61e000, 0x89)/* 1807*/, FP32_V(0, 0x61e000, 0x89)/* 1807*/, FP32_V(0, 0x4a30b8, 0x8f)/* 103521.4375*/, FP32_V(0, 0x1a5200, 0x8c)/* 9876.5*/, FP32_V(0, 0x23b6a0, 0x8e)/*41910.625000*/, FP32_V(0, 0x23b6a0, 0x8e)/*41910.625000*/, FP32_V(0, 0, 0x7d)/*0.2500*/, FP32_V(0, 0x504000, 0x8a)/* 3332*/ } }, 7717 7038 { /*src1 */ { FP32_V(0, 0x504000, 0x8a)/* 3332*/, FP32_V(0, 0x504000, 0x8a)/* 3332*/, FP32_V(0, 0x600000, 0x82)/* 14.0000*/, FP32_V(1, 0x1a4000, 0x89)/* -1234.0*/, FP32_V(0, 0, 0x7c)/* 0.125000*/, FP32_V(0, 0, 0x7c)/* 0.125000*/, FP32_V(0, 0x600000, 0x7f)/*1.7500*/, FP32_V(1, 0x61e000, 0x89)/* -1807*/ } }, … … 7719 7040 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 7720 7041 /*128:out */ X86_MXCSR_XCPT_MASK, 7721 /*256:out */ X86_MXCSR_XCPT_MASK, 7722 /*xcpt? */ false, false }, 7042 /*256:out */ X86_MXCSR_XCPT_MASK }, 7723 7043 { { /*src2 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_1(0), FP32_NORM_SAFE_INT_MAX(1), FP32_1(1), FP32_NORM_SAFE_INT_MIN(1), FP32_1(1), FP32_NORM_SAFE_INT_MIN(0), FP32_0(1) } }, 7724 7044 { /*src1 */ { FP32_1(0), FP32_NORM_SAFE_INT_MIN(0), FP32_1(0), FP32_NORM_SAFE_INT_MAX(1), FP32_1(0), FP32_NORM_SAFE_INT_MIN(1), FP32_0(0), FP32_NORM_SAFE_INT_MAX(0) } }, … … 7726 7046 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 7727 7047 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 7728 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 7729 /*xcpt? */ false, false }, 7048 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 7730 7049 { { /*src2 */ { FP32_NORM_MAX(0), FP32_1(0), FP32_NORM_MAX(1), FP32_1(1), FP32_NORM_MIN(0), FP32_NORM_MIN(0), FP32_1(0), FP32_1(1) } }, 7731 7050 { /*src1 */ { FP32_1(0), FP32_NORM_MAX(1), FP32_1(0), FP32_NORM_MAX(1), FP32_1(0), FP32_1(1), FP32_NORM_MIN(1), FP32_NORM_MIN(1) } }, … … 7733 7052 /*mxcsr:in */ 0, 7734 7053 /*128:out */ 0, 7735 /*256:out */ 0, 7736 /*xcpt? */ false, false }, 7054 /*256:out */ 0 }, 7737 7055 /** @todo More Normals. */ 7738 7056 /* … … 7744 7062 /*mxcsr:in */ 0, 7745 7063 /*128:out */ X86_MXCSR_DE, 7746 /*256:out */ X86_MXCSR_DE, 7747 /*xcpt? */ true, true }, 7064 /*256:out */ X86_MXCSR_DE }, 7748 7065 { { /*src2 */ { FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(1), FP32_DENORM_MAX(1), FP32_1(0), FP32_1(0), FP32_1(1), FP32_1(1) } }, 7749 7066 { /*src1 */ { FP32_1(0), FP32_1(1), FP32_1(0), FP32_1(1), FP32_DENORM_MAX(0), FP32_DENORM_MAX(1), FP32_DENORM_MAX(0), FP32_DENORM_MAX(1) } }, … … 7751 7068 /*mxcsr:in */ 0, 7752 7069 /*128:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 7753 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 7754 /*xcpt? */ false, false }, 7070 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED }, 7755 7071 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 128:out or 256:out */ 7756 7072 /*--|35*/{ { /*src2 */ { FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(1), FP32_DENORM_MAX(1), FP32_1(0), FP32_1(0), FP32_1(1), FP32_1(1) } }, … … 7759 7075 /*mxcsr:in */ X86_MXCSR_DM, 7760 7076 /*128:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 7761 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 7762 /*xcpt? */ false, false }, 7077 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 7763 7078 #endif /* TODO_X86_MXCSR_UE_IEM */ 7764 7079 /*28|36*/{ { /*src2 */ { FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(1), FP32_DENORM_MAX(1), FP32_1(0), FP32_1(0), FP32_1(1), FP32_1(1) } }, … … 7767 7082 /*mxcsr:in */ X86_MXCSR_UM, 7768 7083 /*128:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 7769 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 7770 /*xcpt? */ false, false }, 7084 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED }, 7771 7085 { { /*src2 */ { FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(1), FP32_DENORM_MAX(1), FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(1) } }, 7772 7086 { /*src1 */ { FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_DENORM_MAX(0), FP32_DENORM_MAX(1), FP32_DENORM_MAX(0), FP32_DENORM_MAX(1) } }, … … 7774 7088 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 7775 7089 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 7776 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 7777 /*xcpt? */ false, false }, 7090 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ }, 7778 7091 { { /*src2 */ { FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(1), FP32_DENORM_MAX(1), FP32_1(0), FP32_1(0), FP32_1(1), FP32_1(1) } }, 7779 7092 { /*src1 */ { FP32_1(0), FP32_1(1), FP32_1(0), FP32_1(1), FP32_DENORM_MAX(0), FP32_DENORM_MAX(1), FP32_DENORM_MAX(0), FP32_DENORM_MAX(1) } }, … … 7781 7094 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 7782 7095 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 7783 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 7784 /*xcpt? */ false, false }, 7096 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ }, 7785 7097 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(1), FP32_DENORM_MIN(1), FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(1) } }, 7786 7098 { /*src1 */ { FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_DENORM_MIN(0), FP32_DENORM_MIN(1), FP32_DENORM_MIN(0), FP32_DENORM_MIN(1) } }, … … 7788 7100 /*mxcsr:in */ 0, 7789 7101 /*128:out */ X86_MXCSR_DE, 7790 /*256:out */ X86_MXCSR_DE, 7791 /*xcpt? */ true, true }, 7102 /*256:out */ X86_MXCSR_DE }, 7792 7103 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(1), FP32_DENORM_MIN(1), FP32_1(0), FP32_1(0), FP32_1(1), FP32_1(1) } }, 7793 7104 { /*src1 */ { FP32_1(0), FP32_1(1), FP32_1(0), FP32_1(1), FP32_DENORM_MIN(0), FP32_DENORM_MIN(1), FP32_DENORM_MIN(0), FP32_DENORM_MIN(1) } }, … … 7795 7106 /*mxcsr:in */ 0, 7796 7107 /*128:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 7797 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 7798 /*xcpt? */ false, false }, 7108 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED }, 7799 7109 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 128:out or 256:out */ 7800 7110 /*--|41*/{ { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(1), FP32_DENORM_MIN(1), FP32_1(0), FP32_1(0), FP32_1(1), FP32_1(1) } }, … … 7803 7113 /*mxcsr:in */ X86_MXCSR_DM, 7804 7114 /*128:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 7805 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 7806 /*xcpt? */ false, false }, 7115 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 7807 7116 #endif /* TODO_X86_MXCSR_UE_IEM */ 7808 7117 /*33|42*/{ { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(1), FP32_DENORM_MIN(1), FP32_1(0), FP32_1(0), FP32_1(1), FP32_1(1) } }, … … 7811 7120 /*mxcsr:in */ X86_MXCSR_UM, 7812 7121 /*128:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 7813 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 7814 /*xcpt? */ false, false }, 7122 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED }, 7815 7123 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(1), FP32_DENORM_MIN(1), FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(1) } }, 7816 7124 { /*src1 */ { FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_DENORM_MIN(0), FP32_DENORM_MIN(1), FP32_DENORM_MIN(0), FP32_DENORM_MIN(1) } }, … … 7818 7126 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 7819 7127 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 7820 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 7821 /*xcpt? */ false, false }, 7128 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ }, 7822 7129 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(1), FP32_DENORM_MIN(1), FP32_1(0), FP32_1(0), FP32_1(1), FP32_1(1) } }, 7823 7130 { /*src1 */ { FP32_1(0), FP32_1(1), FP32_1(0), FP32_1(1), FP32_DENORM_MIN(0), FP32_DENORM_MIN(1), FP32_DENORM_MIN(0), FP32_DENORM_MIN(1) } }, … … 7825 7132 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 7826 7133 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 7827 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 7828 /*xcpt? */ false, false }, 7134 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ }, 7829 7135 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(1), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(1), FP32_DENORM_MAX(1) } }, 7830 7136 { /*src1 */ { FP32_DENORM_MAX(0), FP32_DENORM_MIN(1), FP32_DENORM_MAX(1), FP32_DENORM_MIN(1), FP32_DENORM_MAX(0), FP32_DENORM_MIN(1), FP32_DENORM_MAX(0), FP32_DENORM_MIN(1) } }, … … 7832 7138 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 7833 7139 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 7834 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 7835 /*xcpt? */ false, false }, 7140 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP }, 7836 7141 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(1), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(1), FP32_DENORM_MAX(1) } }, 7837 7142 { /*src1 */ { FP32_DENORM_MAX(0), FP32_DENORM_MIN(1), FP32_DENORM_MAX(1), FP32_DENORM_MIN(1), FP32_DENORM_MAX(0), FP32_DENORM_MIN(1), FP32_DENORM_MAX(0), FP32_DENORM_MIN(1) } }, … … 7839 7144 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_DOWN, 7840 7145 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_DOWN, 7841 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_DOWN, 7842 /*xcpt? */ false, false }, 7146 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_DOWN }, 7843 7147 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(1), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(1), FP32_DENORM_MAX(1) } }, 7844 7148 { /*src1 */ { FP32_DENORM_MAX(0), FP32_DENORM_MIN(1), FP32_DENORM_MAX(1), FP32_DENORM_MIN(1), FP32_DENORM_MAX(0), FP32_DENORM_MIN(1), FP32_DENORM_MAX(0), FP32_DENORM_MIN(1) } }, … … 7846 7150 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 7847 7151 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 7848 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 7849 /*xcpt? */ false, false }, 7152 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO }, 7850 7153 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(1), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(1), FP32_DENORM_MAX(1) } }, 7851 7154 { /*src1 */ { FP32_DENORM_MAX(0), FP32_DENORM_MIN(1), FP32_DENORM_MAX(1), FP32_DENORM_MIN(1), FP32_DENORM_MAX(0), FP32_DENORM_MIN(1), FP32_DENORM_MAX(0), FP32_DENORM_MIN(1) } }, … … 7853 7156 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ, 7854 7157 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ, 7855 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ, 7856 /*xcpt? */ false, false }, 7158 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ }, 7857 7159 /** @todo More Denormals. */ 7858 7160 /* … … 7929 7231 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 7930 7232 /*128:out */ X86_MXCSR_XCPT_MASK, 7931 /*256:out */ X86_MXCSR_XCPT_MASK, 7932 /*xcpt? */ false, false }, 7233 /*256:out */ X86_MXCSR_XCPT_MASK }, 7933 7234 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, 7934 7235 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 7936 7237 /*mxcsr:in */ 0, 7937 7238 /*128:out */ 0, 7938 /*256:out */ 0, 7939 /*xcpt? */ false, false }, 7239 /*256:out */ 0 }, 7940 7240 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, 7941 7241 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 7943 7243 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 7944 7244 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 7945 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 7946 /*xcpt? */ false, false }, 7245 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 7947 7246 { { /*src2 */ { FP64_0(1), FP64_0(0), FP64_0(0), FP64_0(0) } }, 7948 7247 { /*src1 */ { FP64_0(1), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 7950 7249 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 7951 7250 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 7952 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 7953 /*xcpt? */ false, false }, 7251 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO }, 7954 7252 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(1), FP64_0(0) } }, 7955 7253 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_0(1), FP64_0(0) } }, … … 7957 7255 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 7958 7256 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 7959 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 7960 /*xcpt? */ false, false }, 7257 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 7961 7258 { { /*src2 */ { FP64_0(0), FP64_0(1), FP64_0(0), FP64_0(1) } }, 7962 7259 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_0(1), FP64_0(1) } }, … … 7964 7261 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 7965 7262 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 7966 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 7967 /*xcpt? */ false, false }, 7263 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 7968 7264 { { /*src2 */ { FP64_NORM_V0(0), FP64_NORM_V1(1), FP64_0(0), FP64_NORM_V3(1) } }, 7969 7265 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_NORM_V2(1), FP64_0(1) } }, … … 7971 7267 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 7972 7268 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 7973 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 7974 /*xcpt? */ false, false }, 7269 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 7975 7270 /* 7976 7271 * Infinity. … … 7981 7276 /*mxcsr:in */ X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM, 7982 7277 /*128:out */ X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM, 7983 /*256:out */ X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM, 7984 /*xcpt? */ false, false }, 7278 /*256:out */ X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM }, 7985 7279 { { /*src2 */ { FP64_INF(0), FP64_INF(0), FP64_INF(1), FP64_INF(1) } }, 7986 7280 { /*src1 */ { FP64_INF(1), FP64_INF(0), FP64_INF(1), FP64_INF(0) } }, … … 7988 7282 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 7989 7283 /*128:out */ X86_MXCSR_XCPT_MASK, 7990 /*256:out */ X86_MXCSR_XCPT_MASK, 7991 /*xcpt? */ false, false }, 7284 /*256:out */ X86_MXCSR_XCPT_MASK }, 7992 7285 { { /*src2 */ { FP64_INF(0), FP64_INF(1), FP64_0(1), FP64_INF(0) } }, 7993 7286 { /*src1 */ { FP64_INF(1), FP64_INF(0), FP64_0(1), FP64_INF(0) } }, … … 7995 7288 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 7996 7289 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 7997 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 7998 /*xcpt? */ false, false }, 7290 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 7999 7291 { { /*src2 */ { FP64_INF(0), FP64_INF(1), FP64_0(1), FP64_INF(0) } }, 8000 7292 { /*src1 */ { FP64_INF(1), FP64_INF(0), FP64_0(1), FP64_INF(0) } }, … … 8002 7294 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 8003 7295 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 8004 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 8005 /*xcpt? */ false, false }, 7296 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 8006 7297 { { /*src2 */ { FP64_INF(0), FP64_INF(0), FP64_1(0), FP64_INF(0) } }, 8007 7298 { /*src1 */ { FP64_1(0), FP64_NORM_V0(0), FP64_INF(0), FP64_NORM_V1(0) } }, … … 8009 7300 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 8010 7301 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 8011 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 8012 /*xcpt? */ false, false }, 7302 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN }, 8013 7303 { { /*src2 */ { FP64_INF(1), FP64_INF(0), FP64_NORM_V3(0), FP64_INF(1) } }, 8014 7304 { /*src1 */ { FP64_1(1), FP64_NORM_V3(1), FP64_INF(1), FP64_NORM_V1(1) } }, … … 8016 7306 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 8017 7307 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 8018 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 8019 /*xcpt? */ false, false }, 7308 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 8020 7309 /* 8021 7310 * Normals. … … 8026 7315 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 8027 7316 /*128:out */ X86_MXCSR_XCPT_MASK, 8028 /*256:out */ X86_MXCSR_XCPT_MASK, 8029 /*xcpt? */ false, false }, 7317 /*256:out */ X86_MXCSR_XCPT_MASK }, 8030 7318 { { /*src2 */ { FP64_NORM_MAX(1), FP64_NORM_V3(1), FP64_1(0), FP64_1(1) } }, 8031 7319 { /*src1 */ { FP64_1(1), FP64_1(0), FP64_NORM_V1(0), FP64_NORM_MIN(1) } }, … … 8033 7321 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 8034 7322 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 8035 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 8036 /*xcpt? */ false, false }, 7323 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN }, 8037 7324 { { /*src2 */ { FP64_V(0, 0xbcd80e0108cc0, 0x42e)/*244555555308646.00*/, FP64_V(1, 0x68b83b1ed4000, 0x41e)/*-3025935759.4140625*/, FP64_V(0, 0xbcd80e0108cc0, 0x42e)/*244555555308646*/, FP64_V(0, 0xb88e0395d49b0, 0x42d)/*121098765432102.75*/ } }, 8038 7325 { /*src1 */ { FP64_V(0, 0x8000000000000, 0x3fe)/* 0.75*/, FP64_V(1, 0, 0x400)/* -2.0000000*/, FP64_1(0), FP64_V(0, 0x8000000000000, 0x400)/* 3.00*/ } }, … … 8040 7327 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 8041 7328 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 8042 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 8043 /*xcpt? */ false, false }, 7329 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN }, 8044 7330 { { /*src2 */ { FP64_1(0), FP64_1(0), FP64_NORM_SAFE_INT_MIN(0), FP64_1(0) } }, 8045 7331 { /*src1 */ { FP64_NORM_SAFE_INT_MAX(0), FP64_V(0, FP64_FRAC_NORM_MAX - 1, FP64_EXP_SAFE_INT_MAX), FP64_1(0), FP64_NORM_SAFE_INT_MIN(1) } }, … … 8047 7333 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 8048 7334 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 8049 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 8050 /*xcpt? */ false, false }, 7335 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 8051 7336 { { /*src2 */ { FP64_NORM_V0(0), FP64_NORM_V1(1), FP64_NORM_V2(0), FP64_NORM_V3(1) } }, 8052 7337 { /*src1 */ { FP64_1(0), FP64_1(1), FP64_1(1), FP64_1(1) } }, … … 8054 7339 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 8055 7340 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 8056 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 8057 /*xcpt? */ false, false }, 7341 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN }, 8058 7342 /** @todo More Normals. */ 8059 7343 /* … … 8065 7349 /*mxcsr:in */ 0, 8066 7350 /*128:out */ X86_MXCSR_DE, 8067 /*256:out */ X86_MXCSR_DE, 8068 /*xcpt? */ true, true }, 7351 /*256:out */ X86_MXCSR_DE }, 8069 7352 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_DENORM_MIN(0), FP64_0(0) } }, 8070 7353 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_DENORM_MIN(0) } }, … … 8072 7355 /*mxcsr:in */ X86_MXCSR_FZ, 8073 7356 /*128:out */ X86_MXCSR_FZ, 8074 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_DE, 8075 /*xcpt? */ false, true }, 7357 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_DE }, 8076 7358 { { /*src2 */ { FP64_DENORM_MAX(0), FP64_0(0), FP64_DENORM_MIN(0), FP64_0(0) } }, 8077 7359 { /*src1 */ { FP64_0(0), FP64_DENORM_MAX(0), FP64_0(0), FP64_DENORM_MIN(0) } }, … … 8079 7361 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ, 8080 7362 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ, 8081 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ, 8082 /*xcpt? */ false, false }, 7363 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ }, 8083 7364 { { /*src2 */ { FP64_DENORM_MAX(0), FP64_1(0), FP64_DENORM_MIN(0), FP64_1(0) } }, 8084 7365 { /*src1 */ { FP64_1(0), FP64_DENORM_MAX(0), FP64_1(0), FP64_DENORM_MIN(0) } }, … … 8086 7367 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ, 8087 7368 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ, 8088 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ, 8089 /*xcpt? */ false, false }, 7369 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ }, 8090 7370 { { /*src2 */ { FP64_DENORM_MIN(1), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(1) } }, 8091 7371 { /*src1 */ { FP64_DENORM_MAX(1), FP64_DENORM_MIN(1), FP64_DENORM_MAX(0), FP64_DENORM_MIN(0) } }, … … 8093 7373 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 8094 7374 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 8095 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 8096 /*xcpt? */ false, false }, 7375 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 8097 7376 { { /*src2 */ { FP64_1(0), FP64_NORM_V1(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0) } }, 8098 7377 { /*src1 */ { FP64_NORM_V0(0), FP64_1(0), FP64_DENORM_MAX(0), FP64_DENORM_MIN(0) } }, … … 8100 7379 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 8101 7380 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 8102 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_DE | X86_MXCSR_UE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* IEM */, 8103 /*xcpt? */ false, false }, 7381 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_DE | X86_MXCSR_UE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* IEM */ }, 8104 7382 { { /*src2 */ { FP64_DENORM_MAX(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(1) } }, 8105 7383 { /*src1 */ { FP64_DENORM_MAX(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(1), FP64_DENORM_MIN(1) } }, … … 8107 7385 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 8108 7386 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_DE | X86_MXCSR_PE | X86_MXCSR_UE | BS3_MXCSR_PE_FUZZY /* IEM */, 8109 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_DE | X86_MXCSR_PE | X86_MXCSR_UE | BS3_MXCSR_PE_FUZZY /* IEM */, 8110 /*xcpt? */ true, true }, 7387 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_DE | X86_MXCSR_PE | X86_MXCSR_UE | BS3_MXCSR_PE_FUZZY /* IEM */ }, 8111 7388 { { /*src2 */ { FP64_DENORM_MAX(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(1) } }, 8112 7389 { /*src1 */ { FP64_DENORM_MAX(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(1), FP64_DENORM_MIN(1) } }, … … 8114 7391 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 8115 7392 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_DE | X86_MXCSR_PE | X86_MXCSR_UE | BS3_MXCSR_PE_FUZZY /* IEM */, 8116 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_DE | X86_MXCSR_PE | X86_MXCSR_UE | BS3_MXCSR_PE_FUZZY /* IEM */, 8117 /*xcpt? */ true, true }, 7393 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_DE | X86_MXCSR_PE | X86_MXCSR_UE | BS3_MXCSR_PE_FUZZY /* IEM */ }, 8118 7394 /* 8119 7395 * Overflow, Precision. … … 8124 7400 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 8125 7401 /*128:out */ X86_MXCSR_XCPT_MASK, 8126 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* IEM */, 8127 /*xcpt? */ false, false }, 7402 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* IEM */ }, 8128 7403 { { /*src2 */ { FP64_NORM_MAX(0), FP64_NORM_MAX(0), FP64_NORM_V3(1), FP64_1(0) } }, 8129 7404 { /*src1 */ { FP64_1(0), FP64_NORM_MAX(0), FP64_1(0), FP64_1(0) } }, … … 8131 7406 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 8132 7407 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* IEM */, 8133 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* IEM */, 8134 /*xcpt? */ false, false }, 7408 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* IEM */ }, 8135 7409 { { /*src2 */ { FP64_NORM_V3(0), FP64_NORM_MAX(0), FP64_NORM_MAX(1), FP64_1(0) } }, 8136 7410 { /*src1 */ { FP64_1(0), FP64_NORM_MAX(0), FP64_NORM_MAX(1), FP64_NORM_V1(0) } }, … … 8138 7412 /*mxcsr:in */ (X86_MXCSR_XCPT_MASK & ~(X86_MXCSR_OM | X86_MXCSR_PM)) | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 8139 7413 /*128:out */ (X86_MXCSR_XCPT_MASK & ~(X86_MXCSR_OM | X86_MXCSR_PM)) | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* IEM */, 8140 /*256:out */ (X86_MXCSR_XCPT_MASK & ~(X86_MXCSR_OM | X86_MXCSR_PM)) | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* IEM */, 8141 /*xcpt? */ true, true }, 7414 /*256:out */ (X86_MXCSR_XCPT_MASK & ~(X86_MXCSR_OM | X86_MXCSR_PM)) | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* IEM */ }, 8142 7415 { { /*src2 */ { FP64_NORM_MAX(0), FP64_NORM_MIN(1), FP64_NORM_MIN(1), FP64_NORM_MAX(0) } }, 8143 7416 { /*src1 */ { FP64_NORM_MAX(0), FP64_NORM_MIN(1), FP64_NORM_MAX(1), FP64_NORM_MAX(0) } }, … … 8145 7418 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM, 8146 7419 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM | X86_MXCSR_OE | X86_MXCSR_UE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* IEM */, 8147 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM | X86_MXCSR_OE | X86_MXCSR_UE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* IEM */, 8148 /*xcpt? */ false, false }, 7420 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM | X86_MXCSR_OE | X86_MXCSR_UE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* IEM */ }, 8149 7421 { { /*src2 */ { FP64_NORM_V3(0), FP64_1(1), FP64_NORM_MAX(1), FP64_NORM_MIN(0) } }, 8150 7422 { /*src1 */ { FP64_1(0), FP64_NORM_V2(1), FP64_NORM_MAX(1), FP64_NORM_MAX(1) } }, … … 8152 7424 /*mxcsr:in */ X86_MXCSR_XCPT_MASK & ~(X86_MXCSR_OM | X86_MXCSR_PM) | X86_MXCSR_RC_ZERO, 8153 7425 /*128:out */ X86_MXCSR_XCPT_MASK & ~(X86_MXCSR_OM | X86_MXCSR_PM) | X86_MXCSR_RC_ZERO, 8154 /*256:out */ X86_MXCSR_XCPT_MASK & ~(X86_MXCSR_OM | X86_MXCSR_PM) | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* IEM */, 8155 /*xcpt? */ false, true }, 7426 /*256:out */ X86_MXCSR_XCPT_MASK & ~(X86_MXCSR_OM | X86_MXCSR_PM) | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* IEM */ }, 8156 7427 { { /*src2 */ { FP64_NORM_SAFE_INT_MIN(0), FP64_NORM_MAX(0), FP64_NORM_SAFE_INT_MAX(1), FP64_NORM_SAFE_INT_MIN(0) } }, 8157 7428 { /*src1 */ { FP64_NORM_SAFE_INT_MAX(0), FP64_NORM_MAX(1), FP64_NORM_SAFE_INT_MAX(1), FP64_NORM_SAFE_INT_MAX(0) } }, … … 8159 7430 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 8160 7431 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* IEM */, 8161 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* IEM */, 8162 /*xcpt? */ false, false }, 7432 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* IEM */ }, 8163 7433 { { /*src2 */ { FP64_NORM_SAFE_INT_MIN(0), FP64_NORM_MAX(0), FP64_NORM_SAFE_INT_MAX(1), FP64_NORM_SAFE_INT_MIN(0) } }, 8164 7434 { /*src1 */ { FP64_NORM_SAFE_INT_MAX(0), FP64_NORM_MAX(1), FP64_NORM_SAFE_INT_MAX(1), FP64_NORM_SAFE_INT_MAX(0) } }, … … 8166 7436 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 8167 7437 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* IEM */, 8168 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | X86_MXCSR_PE, 8169 /*xcpt? */ false, false }, 7438 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | X86_MXCSR_PE }, 8170 7439 /* 8171 7440 * Invalids. … … 8241 7510 /*mxcsr:in */ 0, 8242 7511 /*128:out */ 0, 8243 /*256:out */ -1, 8244 /*xcpt? */ false, false }, 7512 /*256:out */ -1 }, 8245 7513 { { /*src2 */ { FP32_0(0), FP32_0_x7(0) } }, 8246 7514 { /*src1 */ { FP32_0(0), FP32_0_x7(0) } }, … … 8248 7516 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 8249 7517 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 8250 /*256:out */ -1, 8251 /*xcpt? */ false, false }, 7518 /*256:out */ -1 }, 8252 7519 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V1 } }, 8253 7520 { /*src1 */ { FP32_0(0), FP32_RAND_x7_V2 } }, … … 8255 7522 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 8256 7523 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 8257 /*256:out */ -1, 8258 /*xcpt? */ false, false }, 7524 /*256:out */ -1 }, 8259 7525 { { /*src2 */ { FP32_0(1), FP32_RAND_x7_V4 } }, 8260 7526 { /*src1 */ { FP32_0(1), FP32_RAND_x7_V5 } }, … … 8262 7528 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 8263 7529 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 8264 /*256:out */ -1, 8265 /*xcpt? */ false, false }, 7530 /*256:out */ -1 }, 8266 7531 { { /*src2 */ { FP32_0(1), FP32_RAND_x7_V6 } }, 8267 7532 { /*src1 */ { FP32_0(0), FP32_RAND_x7_V7 } }, … … 8269 7534 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 8270 7535 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 8271 /*256:out */ -1, 8272 /*xcpt? */ false, false }, 7536 /*256:out */ -1 }, 8273 7537 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V3 } }, 8274 7538 { /*src1 */ { FP32_0(1), FP32_RAND_x7_V1 } }, … … 8276 7540 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 8277 7541 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 8278 /*256:out */ -1, 8279 /*xcpt? */ false, false }, 7542 /*256:out */ -1 }, 8280 7543 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V5 } }, 8281 7544 { /*src1 */ { FP32_1(0), FP32_RAND_x7_V2 } }, … … 8283 7546 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 8284 7547 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 8285 /*256:out */ -1, 8286 /*xcpt? */ false, false }, 7548 /*256:out */ -1 }, 8287 7549 /* 8288 7550 * Infinity. … … 8293 7555 /*mxcsr:in */ X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM, 8294 7556 /*128:out */ X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM, 8295 /*256:out */ -1, 8296 /*xcpt? */ false, false }, 7557 /*256:out */ -1 }, 8297 7558 { { /*src2 */ { FP32_INF(1), FP32_0_x7(0) } }, 8298 7559 { /*src1 */ { FP32_1(1), FP32_0_x7(0) } }, … … 8300 7561 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 8301 7562 /*128:out */ X86_MXCSR_XCPT_MASK, 8302 /*256:out */ -1, 8303 /*xcpt? */ false, false }, 7563 /*256:out */ -1 }, 8304 7564 { { /*src2 */ { FP32_INF(0), FP32_RAND_x7_V7 } }, 8305 7565 { /*src1 */ { FP32_INF(0), FP32_RAND_x7_V0 } }, … … 8307 7567 /*mxcsr:in */ (X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM) | X86_MXCSR_DAZ | X86_MXCSR_FZ, 8308 7568 /*128:out */ (X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM) | X86_MXCSR_DAZ | X86_MXCSR_FZ, 8309 /*256:out */ -1, 8310 /*xcpt? */ false, false }, 7569 /*256:out */ -1 }, 8311 7570 { { /*src2 */ { FP32_INF(1), FP32_RAND_x7_V7 } }, 8312 7571 { /*src1 */ { FP32_INF(0), FP32_RAND_x7_V1 } }, … … 8314 7573 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 8315 7574 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 8316 /*256:out */ -1, 8317 /*xcpt? */ false, false }, 7575 /*256:out */ -1 }, 8318 7576 { { /*src2 */ { FP32_1(0), FP32_RAND_x7_V3 } }, 8319 7577 { /*src1 */ { FP32_INF(0), FP32_RAND_x7_V2 } }, … … 8321 7579 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 8322 7580 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 8323 /*256:out */ -1, 8324 /*xcpt? */ false, false }, 7581 /*256:out */ -1 }, 8325 7582 { { /*src2 */ { FP32_INF(0), FP32_RAND_x7_V0 } }, 8326 7583 { /*src1 */ { FP32_1(1), FP32_RAND_x7_V0 } }, … … 8328 7585 /*mxcsr:in */ X86_MXCSR_FZ, 8329 7586 /*128:out */ X86_MXCSR_FZ, 8330 /*256:out */ -1, 8331 /*xcpt? */ false, false }, 7587 /*256:out */ -1 }, 8332 7588 { { /*src2 */ { FP32_INF(1), FP32_RAND_x7_V2 } }, 8333 7589 { /*src1 */ { FP32_INF(0), FP32_RAND_x7_V3 } }, … … 8335 7591 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 8336 7592 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 8337 /*256:out */ -1, 8338 /*xcpt? */ false, false }, 7593 /*256:out */ -1 }, 8339 7594 /* 8340 7595 * Normals. … … 8345 7600 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 8346 7601 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 8347 /*256:out */ -1, 8348 /*xcpt? */ false, false }, 7602 /*256:out */ -1 }, 8349 7603 { { /*src2 */ { FP32_V(0, 0x61e000, 0x89)/* 1807*/, FP32_RAND_x7_V4 } }, 8350 7604 { /*src1 */ { FP32_V(0, 0x504000, 0x8a)/* 3332*/, FP32_RAND_x7_V5 } }, … … 8352 7606 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 8353 7607 /*128:out */ X86_MXCSR_XCPT_MASK, 8354 /*256:out */ -1, 8355 /*xcpt? */ false, false }, 7608 /*256:out */ -1 }, 8356 7609 { { /*src2 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_RAND_x7_V6 } }, 8357 7610 { /*src1 */ { FP32_1(0), FP32_RAND_x7_V6 } }, … … 8359 7612 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 8360 7613 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 8361 /*256:out */ -1, 8362 /*xcpt? */ false, false }, 7614 /*256:out */ -1 }, 8363 7615 { { /*src2 */ { FP32_V(0, 0x61e000, 0x89)/* 1807*/, FP32_RAND_x7_V6 } }, 8364 7616 { /*src1 */ { FP32_V(0, 0x504000, 0x8a)/* 3332*/, FP32_RAND_x7_V2 } }, … … 8366 7618 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 8367 7619 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 8368 /*256:out */ -1, 8369 /*xcpt? */ false, false }, 7620 /*256:out */ -1 }, 8370 7621 { { /*src2 */ { FP32_V(0, 0x4a30b8, 0x8f)/* 103521.4375*/, FP32_RAND_x7_V7 } }, 8371 7622 { /*src1 */ { FP32_V(0, 0x600000, 0x82)/* 14.0000*/, FP32_RAND_x7_V2 } }, … … 8373 7624 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 8374 7625 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 8375 /*256:out */ -1, 8376 /*xcpt? */ false, false }, 7626 /*256:out */ -1 }, 8377 7627 { { /*src2 */ { FP32_V(0, 0x1a5200, 0x8c)/* 9876.5*/, FP32_RAND_x7_V3 } }, 8378 7628 { /*src1 */ { FP32_V(1, 0x1a4000, 0x89)/* -1234.0*/, FP32_RAND_x7_V5 } }, … … 8380 7630 /*mxcsr:in */ 0, 8381 7631 /*128:out */ 0, 8382 /*256:out */ -1, 8383 /*xcpt? */ false, false }, 7632 /*256:out */ -1 }, 8384 7633 { { /*src2 */ { FP32_NORM_MAX(0), FP32_RAND_x7_V5 } }, 8385 7634 { /*src1 */ { FP32_1(1), FP32_RAND_x7_V4 } }, … … 8387 7636 /*mxcsr:in */ 0, 8388 7637 /*128:out */ 0, 8389 /*256:out */ -1, 8390 /*xcpt? */ false, false }, 7638 /*256:out */ -1 }, 8391 7639 { { /*src2 */ { FP32_V(0, 0x23b6a0, 0x8e)/*41910.625000*/, FP32_RAND_x7_V6 } }, 8392 7640 { /*src1 */ { FP32_V(0, 0, 0x7c)/* 0.125000*/, FP32_RAND_x7_V5 } }, … … 8394 7642 /*mxcsr:in */ 0, 8395 7643 /*128:out */ 0, 8396 /*256:out */ -1, 8397 /*xcpt? */ false, false }, 7644 /*256:out */ -1 }, 8398 7645 { { /*src2 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_RAND_x7_V4 } }, 8399 7646 { /*src1 */ { FP32_1(0), FP32_RAND_x7_V1 } }, … … 8401 7648 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 8402 7649 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 8403 /*256:out */ -1, 8404 /*xcpt? */ false, false }, 7650 /*256:out */ -1 }, 8405 7651 /** @todo More Normals. */ 8406 7652 /* … … 8412 7658 /*mxcsr:in */ 0, 8413 7659 /*128:out */ X86_MXCSR_DE, 8414 /*256:out */ -1, 8415 /*xcpt? */ true, true }, 7660 /*256:out */ -1 }, 8416 7661 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_RAND_x7_V6 } }, 8417 7662 { /*src1 */ { FP32_0(0), FP32_RAND_x7_V3 } }, … … 8419 7664 /*mxcsr:in */ 0, 8420 7665 /*128:out */ X86_MXCSR_DE, 8421 /*256:out */ -1, 8422 /*xcpt? */ true, true }, 7666 /*256:out */ -1 }, 8423 7667 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V5 } }, 8424 7668 { /*src1 */ { FP32_DENORM_MIN(1), FP32_RAND_x7_V2 } }, … … 8426 7670 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 8427 7671 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 8428 /*256:out */ -1, 8429 /*xcpt? */ false, false }, 7672 /*256:out */ -1 }, 8430 7673 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_RAND_x7_V3 } }, 8431 7674 { /*src1 */ { FP32_DENORM_MAX(0), FP32_RAND_x7_V3 } }, … … 8433 7676 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 8434 7677 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 8435 /*256:out */ -1, 8436 /*xcpt? */ false, false }, 7678 /*256:out */ -1 }, 8437 7679 /** @todo More Denormals. */ 8438 7680 /* … … 8498 7740 /*mxcsr:in */ 0, 8499 7741 /*128:out */ 0, 8500 /*256:out */ -1, 8501 /*xcpt? */ false, false }, 7742 /*256:out */ -1 }, 8502 7743 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, 8503 7744 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 8505 7746 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 8506 7747 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 8507 /*256:out */ -1, 8508 /*xcpt? */ false, false }, 7748 /*256:out */ -1 }, 8509 7749 { { /*src2 */ { FP64_0(0), FP64_NORM_V3(0), FP64_NORM_V2(0), FP64_0(0) } }, 8510 7750 { /*src1 */ { FP64_0(0), FP64_0(1), FP64_0(1), FP64_NORM_V1(0) } }, … … 8512 7752 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 8513 7753 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 8514 /*256:out */ -1, 8515 /*xcpt? */ false, false }, 7754 /*256:out */ -1 }, 8516 7755 { { /*src2 */ { FP64_0(1), FP64_RAND_V3(0), FP64_RAND_V2(1), FP64_RAND_V1(1) } }, 8517 7756 { /*src1 */ { FP64_0(1), FP64_RAND_V0(1), FP64_RAND_V1(1), FP64_RAND_V2(0) } }, … … 8519 7758 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 8520 7759 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 8521 /*256:out */ -1, 8522 /*xcpt? */ false, false }, 7760 /*256:out */ -1 }, 8523 7761 { { /*src2 */ { FP64_0(1), FP64_RAND_V0(0), FP64_RAND_V1(0), FP64_RAND_V2(1) } }, 8524 7762 { /*src1 */ { FP64_0(0), FP64_RAND_V2(1), FP64_RAND_V3(0), FP64_RAND_V0(0) } }, … … 8526 7764 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 8527 7765 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 8528 /*256:out */ -1, 8529 /*xcpt? */ false, false }, 7766 /*256:out */ -1 }, 8530 7767 { { /*src2 */ { FP64_0(0), FP64_RAND_V0(0), FP64_RAND_V1(0), FP64_RAND_V2(1) } }, 8531 7768 { /*src1 */ { FP64_0(1), FP64_RAND_V1(1), FP64_RAND_V2(0), FP64_RAND_V0(0) } }, … … 8533 7770 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 8534 7771 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 8535 /*256:out */ -1, 8536 /*xcpt? */ false, false }, 7772 /*256:out */ -1 }, 8537 7773 { { /*src2 */ { FP64_0(0), FP64_RAND_V0(0), FP64_RAND_V1(0), FP64_RAND_V2(1) } }, 8538 7774 { /*src1 */ { FP64_1(0), FP64_RAND_V3(1), FP64_RAND_V2(0), FP64_RAND_V0(0) } }, … … 8540 7776 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 8541 7777 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 8542 /*256:out */ -1, 8543 /*xcpt? */ false, false }, 7778 /*256:out */ -1 }, 8544 7779 /* 8545 7780 * Infinity. … … 8550 7785 /*mxcsr:in */ X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM, 8551 7786 /*128:out */ X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM, 8552 /*256:out */ -1, 8553 /*xcpt? */ false, false }, 7787 /*256:out */ -1 }, 8554 7788 { { /*src2 */ { FP64_INF(1), FP64_0(0), FP64_0(0), FP64_0(0) } }, 8555 7789 { /*src1 */ { FP64_1(1), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 8557 7791 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 8558 7792 /*128:out */ X86_MXCSR_XCPT_MASK, 8559 /*256:out */ -1, 8560 /*xcpt? */ false, false }, 7793 /*256:out */ -1 }, 8561 7794 { { /*src2 */ { FP64_INF(0), FP64_RAND_V1(0), FP64_RAND_V2(0), FP64_RAND_V3(1) } }, 8562 7795 { /*src1 */ { FP64_INF(0), FP64_RAND_V0(0), FP64_RAND_V1(1), FP64_RAND_V2(1) } }, … … 8564 7797 /*mxcsr:in */ (X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM) | X86_MXCSR_DAZ | X86_MXCSR_FZ, 8565 7798 /*128:out */ (X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM) | X86_MXCSR_DAZ | X86_MXCSR_FZ, 8566 /*256:out */ -1, 8567 /*xcpt? */ false, false }, 7799 /*256:out */ -1 }, 8568 7800 { { /*src2 */ { FP64_INF(1), FP64_RAND_V3(0), FP64_RAND_V2(1), FP64_RAND_V1(1) } }, 8569 7801 { /*src1 */ { FP64_INF(0), FP64_RAND_V0(0), FP64_RAND_V1(1), FP64_RAND_V0(0) } }, … … 8571 7803 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 8572 7804 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 8573 /*256:out */ -1, 8574 /*xcpt? */ false, false }, 7805 /*256:out */ -1 }, 8575 7806 { { /*src2 */ { FP64_1(0), FP64_RAND_V3(0), FP64_RAND_V2(1), FP64_RAND_V0(1) } }, 8576 7807 { /*src1 */ { FP64_INF(0), FP64_RAND_V1(0), FP64_RAND_V2(0), FP64_RAND_V3(1) } }, … … 8578 7809 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 8579 7810 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 8580 /*256:out */ -1, 8581 /*xcpt? */ false, false }, 7811 /*256:out */ -1 }, 8582 7812 { { /*src2 */ { FP64_INF(0), FP64_INF(0), FP64_INF(1), FP64_INF(1) } }, 8583 7813 { /*src1 */ { FP64_1(1), FP64_INF(1), FP64_INF(1), FP64_INF(0) } }, … … 8585 7815 /*mxcsr:in */ X86_MXCSR_FZ, 8586 7816 /*128:out */ X86_MXCSR_FZ, 8587 /*256:out */ -1, 8588 /*xcpt? */ false, false }, 7817 /*256:out */ -1 }, 8589 7818 { { /*src2 */ { FP64_INF(1), FP64_QNAN(0), FP64_SNAN(0), FP64_RAND_V0(0) } }, 8590 7819 { /*src1 */ { FP64_INF(0), FP64_QNAN(0), FP64_SNAN(0), FP64_RAND_V0(0) } }, … … 8592 7821 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 8593 7822 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 8594 /*256:out */ -1, 8595 /*xcpt? */ false, false }, 7823 /*256:out */ -1 }, 8596 7824 /* 8597 7825 * Normals. … … 8602 7830 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 8603 7831 /*128:out */ X86_MXCSR_XCPT_MASK, 8604 /*256:out */ -1, 8605 /*xcpt? */ false, false }, 7832 /*256:out */ -1 }, 8606 7833 { { /*src2 */ { FP64_V(0, 0xaf00000000000, 0x406)/* 215.50*/, FP64_RAND_V2(0), FP64_RAND_V3(0), FP64_RAND_V2(1) } }, 8607 7834 { /*src1 */ { FP64_V(0, 0x2d69a80000000, 0x413)/* 1234586.50*/, FP64_RAND_V1(0), FP64_RAND_V1(1), FP64_RAND_V0(1) } }, … … 8609 7836 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 8610 7837 /*128:out */ X86_MXCSR_XCPT_MASK, 8611 /*256:out */ -1, 8612 /*xcpt? */ false, false }, 7838 /*256:out */ -1 }, 8613 7839 { { /*src2 */ { FP64_V(1, 0x107526e749f80, 0x42b)/*-18723145413791.50*/, FP64_RAND_V3(0), FP64_RAND_V1(0), FP64_RAND_V1(1) } }, 8614 7840 { /*src1 */ { FP64_V(1, 0x4000000000000, 0x400)/* -2.50*/, FP64_RAND_V0(0), FP64_RAND_V2(1), FP64_RAND_V2(1) } }, … … 8616 7842 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 8617 7843 /*128:out */ X86_MXCSR_XCPT_MASK, 8618 /*256:out */ -1, 8619 /*xcpt? */ false, false }, 7844 /*256:out */ -1 }, 8620 7845 { { /*src2 */ { FP64_V(0, 0x6fee0e4bd0000, 0x420)/* 12345678999.62500*/, FP64_RAND_V3(0), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, 8621 7846 { /*src1 */ { FP64_V(0, 0xb800000000000, 0x402)/* 13.75000*/, FP64_RAND_V2(0), FP64_RAND_V1(1), FP64_RAND_V3(1) } }, … … 8623 7848 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 8624 7849 /*128:out */ X86_MXCSR_XCPT_MASK, 8625 /*256:out */ -1, 8626 /*xcpt? */ false, false }, 7850 /*256:out */ -1 }, 8627 7851 { { /*src2 */ { FP64_NORM_MAX(1), FP64_RAND_V2(1), FP64_RAND_V2(1), FP64_RAND_V3(1) } }, 8628 7852 { /*src1 */ { FP64_1(1), FP64_RAND_V1(1), FP64_RAND_V0(0), FP64_RAND_V2(0) } }, … … 8630 7854 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 8631 7855 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 8632 /*256:out */ -1, 8633 /*xcpt? */ false, false }, 7856 /*256:out */ -1 }, 8634 7857 { { /*src2 */ { FP64_V(0, 0xbcd80e0108cc0, 0x42e)/*244555555308646.00*/, FP64_RAND_V2(0), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, 8635 7858 { /*src1 */ { FP64_V(0, 0x8000000000000, 0x3fe)/* 0.75*/, FP64_RAND_V1(1), FP64_RAND_V2(1), FP64_RAND_V3(1) } }, … … 8637 7860 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 8638 7861 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 8639 /*256:out */ -1, 8640 /*xcpt? */ false, false }, 7862 /*256:out */ -1 }, 8641 7863 { { /*src2 */ { FP64_V(1, 0x68b83b1ed4000, 0x41e)/*-3025935759.4140625*/, FP64_RAND_V0(0), FP64_RAND_V1(0), FP64_RAND_V2(1) } }, 8642 7864 { /*src1 */ { FP64_V(1, 0, 0x400)/* -2.0000000*/, FP64_RAND_V2(0), FP64_RAND_V1(1), FP64_RAND_V3(1) } }, … … 8644 7866 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 8645 7867 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 8646 /*256:out */ -1, 8647 /*xcpt? */ false, false }, 7868 /*256:out */ -1 }, 8648 7869 { { /*src2 */ { FP64_V(0, 0xb88e0395d49b0, 0x42d)/*121098765432102.75*/, FP64_RAND_V3(0), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, 8649 7870 { /*src1 */ { FP64_V(0, 0x8000000000000, 0x400)/* 3.00*/, FP64_RAND_V1(1), FP64_RAND_V1(1), FP64_RAND_V3(0) } }, … … 8651 7872 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 8652 7873 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 8653 /*256:out */ -1, 8654 /*xcpt? */ false, false }, 7874 /*256:out */ -1 }, 8655 7875 { { /*src2 */ { FP64_1(0), FP64_0(0), FP64_NORM_SAFE_INT_MIN(0), FP64_NORM_MAX(1) } }, 8656 7876 { /*src1 */ { FP64_NORM_SAFE_INT_MAX(0), FP64_V(0, FP64_FRAC_NORM_MAX - 1, FP64_EXP_SAFE_INT_MAX), FP64_INF(1), FP64_NORM_SAFE_INT_MIN(1) } }, … … 8658 7878 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 8659 7879 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 8660 /*256:out */ -1, 8661 /*xcpt? */ false, false }, 7880 /*256:out */ -1 }, 8662 7881 { { /*src2 */ { FP64_NORM_V0(0), FP64_NORM_V1(1), FP64_NORM_V2(0), FP64_NORM_V3(1) } }, 8663 7882 { /*src1 */ { FP64_1(0), FP64_SNAN(0), FP64_SNAN(1), FP64_QNAN(0) } }, … … 8665 7884 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 8666 7885 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 8667 /*256:out */ -1, 8668 /*xcpt? */ false, false }, 7886 /*256:out */ -1 }, 8669 7887 /* 8670 7888 * Denormals. … … 8675 7893 /*mxcsr:in */ 0, 8676 7894 /*128:out */ X86_MXCSR_DE, 8677 /*256:out */ -1, 8678 /*xcpt? */ true, true }, 7895 /*256:out */ -1 }, 8679 7896 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, 8680 7897 { /*src1 */ { FP64_DENORM_MIN(0), FP64_DENORM_MIN(0), FP64_RAND_V1(1), FP64_RAND_V3(0) } }, … … 8682 7899 /*mxcsr:in */ X86_MXCSR_FZ, 8683 7900 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_DE, 8684 /*256:out */ -1, 8685 /*xcpt? */ true, true }, 7901 /*256:out */ -1 }, 8686 7902 { { /*src2 */ { FP64_DENORM_MAX(0), FP64_RAND_V3(0), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, 8687 7903 { /*src1 */ { FP64_DENORM_MIN(0), FP64_RAND_V1(1), FP64_RAND_V1(1), FP64_RAND_V3(0) } }, … … 8689 7905 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ, 8690 7906 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ, 8691 /*256:out */ -1, 8692 /*xcpt? */ false, false }, 7907 /*256:out */ -1 }, 8693 7908 { { /*src2 */ { FP64_DENORM_MAX(0), FP64_RAND_V2(0), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, 8694 7909 { /*src1 */ { FP64_1(0), FP64_RAND_V0(1), FP64_RAND_V1(0), FP64_RAND_V3(1) } }, … … 8696 7911 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ, 8697 7912 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ, 8698 /*256:out */ -1, 8699 /*xcpt? */ false, false }, 7913 /*256:out */ -1 }, 8700 7914 { { /*src2 */ { FP64_DENORM_MIN(1), FP64_RAND_V2(0), FP64_RAND_V3(0), FP64_RAND_V1(1) } }, 8701 7915 { /*src1 */ { FP64_DENORM_MAX(1), FP64_RAND_V1(1), FP64_RAND_V2(0), FP64_RAND_V2(1) } }, … … 8703 7917 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 8704 7918 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 8705 /*256:out */ -1, 8706 /*xcpt? */ false, false }, 7919 /*256:out */ -1 }, 8707 7920 { { /*src2 */ { FP64_1(1), FP64_RAND_V3(0), FP64_RAND_V3(0), FP64_RAND_V1(1) } }, 8708 7921 { /*src1 */ { FP64_DENORM_MIN(0), FP64_RAND_V0(1), FP64_RAND_V1(0), FP64_RAND_V2(1) } }, … … 8710 7923 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 8711 7924 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_DE | X86_MXCSR_UE | X86_MXCSR_PE | BS3_MXCSR_DM_FIXED, 8712 /*256:out */ -1, 8713 /*xcpt? */ false, false }, 7925 /*256:out */ -1 }, 8714 7926 { { /*src2 */ { FP64_1(1), FP64_RAND_V3(0), FP64_RAND_V3(0), FP64_RAND_V1(1) } }, 8715 7927 { /*src1 */ { FP64_DENORM_MIN(0), FP64_RAND_V0(1), FP64_RAND_V1(0), FP64_RAND_V2(1) } }, … … 8717 7929 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 8718 7930 /*128:out */ X86_MXCSR_DM | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 8719 /*256:out */ -1, 8720 /*xcpt? */ false, false }, 7931 /*256:out */ -1 }, 8721 7932 { { /*src2 */ { FP64_1(1), FP64_RAND_V3(0), FP64_RAND_V3(0), FP64_RAND_V1(1) } }, 8722 7933 { /*src1 */ { FP64_DENORM_MIN(0), FP64_RAND_V0(1), FP64_RAND_V1(0), FP64_RAND_V2(1) } }, … … 8724 7935 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 8725 7936 /*128:out */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_DE | X86_MXCSR_UE | X86_MXCSR_PE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 8726 /*256:out */ -1, 8727 /*xcpt? */ false, false }, 7937 /*256:out */ -1 }, 8728 7938 { { /*src2 */ { FP64_DENORM_MAX(0), FP64_RAND_V2(0), FP64_RAND_V3(0), FP64_RAND_V1(0) } }, 8729 7939 { /*src1 */ { FP64_DENORM_MAX(0), FP64_RAND_V1(1), FP64_RAND_V2(0), FP64_RAND_V0(0) } }, … … 8731 7941 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 8732 7942 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 8733 /*256:out */ -1, 8734 /*xcpt? */ true, true }, 7943 /*256:out */ -1 }, 8735 7944 #ifdef TODO_X86_MXCSR_PE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_PE not set in 128:out */ 8736 7945 /*--|34*/{ { /*src2 */ { FP64_DENORM_MAX(0), FP64_RAND_V2(0), FP64_RAND_V3(0), FP64_RAND_V1(0) } }, … … 8739 7948 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 8740 7949 /*128:out */ X86_MXCSR_DM | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_DE | X86_MXCSR_PE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 8741 /*256:out */ -1, 8742 /*xcpt? */ true, true }, 7950 /*256:out */ -1 }, 8743 7951 #endif /* TODO_X86_MXCSR_PE_IEM */ 8744 7952 /*34|35*/{ { /*src2 */ { FP64_DENORM_MAX(0), FP64_RAND_V2(0), FP64_RAND_V3(0), FP64_RAND_V1(0) } }, … … 8747 7955 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 8748 7956 /*128:out */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_DE | X86_MXCSR_PE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 8749 /*256:out */ -1, 8750 /*xcpt? */ true, true }, 7957 /*256:out */ -1 }, 8751 7958 { { /*src2 */ { FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0) } }, 8752 7959 { /*src1 */ { FP64_DENORM_MIN(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(1), FP64_DENORM_MIN(1) } }, … … 8754 7961 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 8755 7962 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 8756 /*256:out */ -1, 8757 /*xcpt? */ true, true }, 7963 /*256:out */ -1 }, 8758 7964 { { /*src2 */ { FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0) } }, 8759 7965 { /*src1 */ { FP64_DENORM_MIN(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(1), FP64_DENORM_MIN(1) } }, … … 8761 7967 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 8762 7968 /*128:out */ X86_MXCSR_DM | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 8763 /*256:out */ -1, 8764 /*xcpt? */ true, true }, 7969 /*256:out */ -1 }, 8765 7970 { { /*src2 */ { FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0) } }, 8766 7971 { /*src1 */ { FP64_DENORM_MIN(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(1), FP64_DENORM_MIN(1) } }, … … 8768 7973 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 8769 7974 /*128:out */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_DE | X86_MXCSR_PE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 8770 /*256:out */ -1, 8771 /*xcpt? */ true, true }, 7975 /*256:out */ -1 }, 8772 7976 /* 8773 7977 * Invalids. … … 8833 8037 /*mxcsr:in */ 0, 8834 8038 /*128:out */ X86_MXCSR_IE, 8835 /*256:out */ X86_MXCSR_IE, 8836 /*xcpt? */ true, true }, 8039 /*256:out */ X86_MXCSR_IE }, 8837 8040 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 8838 8041 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 8840 8043 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 8841 8044 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE, 8842 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE, 8843 /*xcpt? */ true, true }, 8045 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE }, 8844 8046 { { /*src2 */ { FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(1) } }, 8845 8047 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 8847 8049 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 8848 8050 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 8849 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 8850 /*xcpt? */ true, true }, 8051 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE }, 8851 8052 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(1) } }, 8852 8053 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 8854 8055 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 8855 8056 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 8856 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 8857 /*xcpt? */ true, true }, 8057 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE }, 8858 8058 { { /*src2 */ { FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1) } }, 8859 8059 { /*src1 */ { FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(0) } }, … … 8861 8061 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 8862 8062 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 8863 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 8864 /*xcpt? */ false, false }, 8063 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE }, 8865 8064 { { /*src2 */ { FP32_NORM_V0(0), FP32_NORM_V1(1), FP32_0(0), FP32_NORM_V3(1), FP32_0(0), FP32_NORM_V1(1), FP32_NORM_V4(0), FP32_NORM_V3(0) } }, 8866 8065 { /*src1 */ { FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(1) } }, … … 8868 8067 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 8869 8068 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_IE, 8870 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_IE, 8871 /*xcpt? */ false, false }, 8069 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_IE }, 8872 8070 /* 8873 8071 * Infinity. … … 8878 8076 /*mxcsr:in */ X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM, 8879 8077 /*128:out */ (X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM) | X86_MXCSR_IE, 8880 /*256:out */ (X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM) | X86_MXCSR_IE, 8881 /*xcpt? */ true, true }, 8078 /*256:out */ (X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM) | X86_MXCSR_IE }, 8882 8079 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 8883 8080 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 8885 8082 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 8886 8083 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, 8887 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, 8888 /*xcpt? */ false, false }, 8084 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, 8889 8085 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(0), FP32_0(1), FP32_0(1), FP32_0(0) } }, 8890 8086 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(1), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 8892 8088 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK, 8893 8089 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, 8894 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, 8895 /*xcpt? */ false, false }, 8090 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, 8896 8091 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(0) } }, 8897 8092 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(1) } }, … … 8899 8094 /*mxcsr:in */ X86_MXCSR_FZ, 8900 8095 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_IE, 8901 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_IE, 8902 /*xcpt? */ true, true }, 8096 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_IE }, 8903 8097 { { /*src2 */ { FP32_INF(0), FP32_INF(1), FP32_0(0), FP32_INF(1), FP32_0(1), FP32_INF(1), FP32_INF(1), FP32_INF(0) } }, 8904 8098 { /*src1 */ { FP32_INF(1), FP32_INF(1), FP32_0(1), FP32_INF(1), FP32_0(1), FP32_INF(1), FP32_INF(1), FP32_INF(1) } }, … … 8906 8100 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 8907 8101 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 8908 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 8909 /*xcpt? */ true, true }, 8102 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE }, 8910 8103 { { /*src2 */ { FP32_INF(0), FP32_INF(1), FP32_QNAN(0), FP32_QNAN(1), FP32_INF(0), FP32_QNAN(1), FP32_QNAN(0), FP32_INF(1) } }, 8911 8104 { /*src1 */ { FP32_QNAN(0), FP32_QNAN(0), FP32_INF(1), FP32_INF(1), FP32_QNAN(1), FP32_INF(0), FP32_INF(0), FP32_QNAN(1) } }, … … 8913 8106 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 8914 8107 /*128:out */ X86_MXCSR_XCPT_MASK, 8915 /*256:out */ X86_MXCSR_XCPT_MASK, 8916 /*xcpt? */ false, false }, 8108 /*256:out */ X86_MXCSR_XCPT_MASK }, 8917 8109 { { /*src2 */ { FP32_INF(0), FP32_INF(1), FP32_QNAN(0), FP32_QNAN(1), FP32_INF(0), FP32_QNAN(1), FP32_QNAN(0), FP32_INF(1) } }, 8918 8110 { /*src1 */ { FP32_QNAN(0), FP32_QNAN(0), FP32_INF(1), FP32_INF(1), FP32_QNAN(1), FP32_INF(0), FP32_INF(0), FP32_QNAN(1) } }, … … 8920 8112 /*mxcsr:in */ X86_MXCSR_DAZ, 8921 8113 /*128:out */ X86_MXCSR_DAZ, 8922 /*256:out */ X86_MXCSR_DAZ, 8923 /*xcpt? */ false, false }, 8114 /*256:out */ X86_MXCSR_DAZ }, 8924 8115 /* 8925 8116 * Overflow, Precision. … … 8931 8122 /*mxcsr:in */ 0, 8932 8123 /*128:out */ 0, 8933 /*256:out */ X86_MXCSR_UE | X86_MXCSR_PE | BS3_MXCSR_UM_FIXED, 8934 /*xcpt? */ false, true }, 8124 /*256:out */ X86_MXCSR_UE | X86_MXCSR_PE | BS3_MXCSR_UM_FIXED }, 8935 8125 #endif /* TODO_X86_MXCSR_PE_IEM */ 8936 8126 /*13|14*/{ { /*src2 */ { FP32_1(0), FP32_1(1), FP32_1(0), FP32_1(0), FP32_NORM_MAX(1), FP32_1(0), FP32_NORM_MAX(1), FP32_2(0) } }, … … 8939 8129 /*mxcsr:in */ X86_MXCSR_UM, 8940 8130 /*128:out */ X86_MXCSR_UM, 8941 /*256:out */ X86_MXCSR_UM | X86_MXCSR_UE | X86_MXCSR_PE | BS3_MXCSR_UM_FIXED, 8942 /*xcpt? */ false, true }, 8131 /*256:out */ X86_MXCSR_UM | X86_MXCSR_UE | X86_MXCSR_PE | BS3_MXCSR_UM_FIXED }, 8943 8132 #ifdef TODO_X86_MXCSR_PE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_PE not set in 256:out */ 8944 8133 /*--|15*/{ { /*src2 */ { FP32_V(0,0,0x7e)/*0.50*/, FP32_1(1), FP32_1(0), FP32_1(0), FP32_NORM_MAX(1), FP32_1(0), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, … … 8947 8136 /*mxcsr:in */ 0, 8948 8137 /*128:out */ X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 8949 /*256:out */ X86_MXCSR_OE | X86_MXCSR_PE | X86_MXCSR_UE | BS3_MXCSR_OM_FIXED | BS3_MXCSR_UM_FIXED, 8950 /*xcpt? */ false, false }, 8138 /*256:out */ X86_MXCSR_OE | X86_MXCSR_PE | X86_MXCSR_UE | BS3_MXCSR_OM_FIXED | BS3_MXCSR_UM_FIXED }, 8951 8139 #endif /* TODO_X86_MXCSR_PE_IEM */ 8952 8140 /*14|16*/{ { /*src2 */ { FP32_V(0,0,0x7e)/*0.50*/, FP32_1(1), FP32_1(0), FP32_1(0), FP32_NORM_MAX(1), FP32_1(0), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, … … 8955 8143 /*mxcsr:in */ X86_MXCSR_UM, 8956 8144 /*128:out */ X86_MXCSR_UM | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 8957 /*256:out */ X86_MXCSR_UM | X86_MXCSR_OE | X86_MXCSR_PE | X86_MXCSR_UE | BS3_MXCSR_OM_FIXED | BS3_MXCSR_UM_FIXED, 8958 /*xcpt? */ false, false }, 8145 /*256:out */ X86_MXCSR_UM | X86_MXCSR_OE | X86_MXCSR_PE | X86_MXCSR_UE | BS3_MXCSR_OM_FIXED | BS3_MXCSR_UM_FIXED }, 8959 8146 { { /*src2 */ { FP32_V(0,0,0x7e)/*0.50*/, FP32_1(1), FP32_1(0), FP32_1(0), FP32_NORM_MAX(1), FP32_1(0), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, 8960 8147 { /*src1 */ { FP32_NORM_MAX(0), FP32_1(0), FP32_0(0), FP32_1(0), FP32_0(0), FP32_1(0), FP32_1(0), FP32_0(0) } }, … … 8962 8149 /*mxcsr:in */ X86_MXCSR_OM, 8963 8150 /*128:out */ X86_MXCSR_OM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 8964 /*256:out */ X86_MXCSR_OM | X86_MXCSR_OE | X86_MXCSR_PE | X86_MXCSR_UE | BS3_MXCSR_OM_FIXED, 8965 /*xcpt? */ false, false }, 8151 /*256:out */ X86_MXCSR_OM | X86_MXCSR_OE | X86_MXCSR_PE | X86_MXCSR_UE | BS3_MXCSR_OM_FIXED }, 8966 8152 #ifdef TODO_X86_MXCSR_PE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_PE not set in 128:out or 256:out */ 8967 8153 /*--|18*/{ { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_MIN(0), FP32_1(0), FP32_1(0), FP32_NORM_MAX(0), FP32_1(1), FP32_1(0), FP32_NORM_MIN(0) } }, … … 8970 8156 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 8971 8157 /*128:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | X86_MXCSR_UE | BS3_MXCSR_OM_FIXED | BS3_MXCSR_UM_FIXED, 8972 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | X86_MXCSR_UE | BS3_MXCSR_OM_FIXED | BS3_MXCSR_UM_FIXED, 8973 /*xcpt? */ false, false }, 8158 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | X86_MXCSR_UE | BS3_MXCSR_OM_FIXED | BS3_MXCSR_UM_FIXED }, 8974 8159 #endif /* TODO_X86_MXCSR_PE_IEM */ 8975 8160 /*16|19*/{ { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_MIN(0), FP32_1(0), FP32_1(0), FP32_NORM_MAX(0), FP32_1(1), FP32_1(0), FP32_NORM_MIN(0) } }, … … 8978 8163 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO, 8979 8164 /*128:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | X86_MXCSR_UE | BS3_MXCSR_OM_FIXED, 8980 /*256:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | X86_MXCSR_UE | BS3_MXCSR_OM_FIXED, 8981 /*xcpt? */ false, false }, 8165 /*256:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | X86_MXCSR_UE | BS3_MXCSR_OM_FIXED }, 8982 8166 { { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_MIN(0), FP32_1(0), FP32_1(0), FP32_NORM_MAX(0), FP32_1(1), FP32_1(0), FP32_NORM_MIN(0) } }, 8983 8167 { /*src1 */ { FP32_NORM_MIN(0), FP32_NORM_MAX(1), FP32_1(0), FP32_1(0), FP32_NORM_MIN(1), FP32_1(0), FP32_1(1), FP32_NORM_MAX(0) } }, … … 8985 8169 /*mxcsr:in */ X86_MXCSR_UM | X86_MXCSR_RC_ZERO, 8986 8170 /*128:out */ X86_MXCSR_UM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | X86_MXCSR_UE | BS3_MXCSR_UM_FIXED, 8987 /*256:out */ X86_MXCSR_UM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | X86_MXCSR_UE | BS3_MXCSR_UM_FIXED, 8988 /*xcpt? */ false, false }, 8171 /*256:out */ X86_MXCSR_UM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | X86_MXCSR_UE | BS3_MXCSR_UM_FIXED }, 8989 8172 { { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_MIN(1), FP32_NORM_V1(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MIN(0), FP32_NORM_MIN(1), FP32_NORM_MAX(0) } }, 8990 8173 { /*src1 */ { FP32_INF(0), FP32_0(0), FP32_NORM_V1(0), FP32_INF(0), FP32_INF(0), FP32_0(1), FP32_0(1), FP32_INF(1) } }, … … 8992 8175 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM, 8993 8176 /*128:out */ X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM, 8994 /*256:out */ X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM, 8995 /*xcpt? */ false, false }, 8177 /*256:out */ X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM }, 8996 8178 { { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_MIN(0), FP32_NORM_V3(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MIN(0), FP32_NORM_MIN(1), FP32_NORM_MAX(0) } }, 8997 8179 { /*src1 */ { FP32_NORM_MAX(0), FP32_0(1), FP32_0(0), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_0(1), FP32_0(1), FP32_INF(1) } }, … … 8999 8181 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 9000 8182 /*128:out */ X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 9001 /*256:out */ X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 9002 /*xcpt? */ false, false }, 8183 /*256:out */ X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 9003 8184 { { /*src2 */ { FP32_NORM_MIN(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_2(0), FP32_1(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MIN(1) } }, 9004 8185 { /*src1 */ { FP32_0(0), FP32_NORM_MAX(0), FP32_INF(1), FP32_2(1), FP32_2(0), FP32_INF(1), FP32_NORM_MAX(0), FP32_0(0) } }, … … 9006 8187 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 9007 8188 /*128:out */ X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 9008 /*256:out */ X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 9009 /*xcpt? */ false, false }, 8189 /*256:out */ X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 9010 8190 { { /*src2 */ { FP32_1(0), FP32_NORM_V2(1), FP32_1(1), FP32_NORM_V6(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, 9011 8191 { /*src1 */ { FP32_NORM_V7(0), FP32_NORM_V2(0), FP32_NORM_V4(1), FP32_NORM_V6(1), FP32_INF(0), FP32_INF(0), FP32_INF(0), FP32_INF(0) } }, … … 9013 8193 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ, 9014 8194 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ, 9015 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ, 9016 /*xcpt? */ false, false }, 8195 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ }, 9017 8196 /** @todo More Overflow/Precision. */ 9018 8197 /* … … 9024 8203 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 9025 8204 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 9026 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 9027 /*xcpt? */ false, false }, 8205 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 9028 8206 { { /*src2 */ { FP32_V(0, 0x61e000, 0x89)/* 1807*/, FP32_V(0, 0x61e000, 0x89)/* 1807*/, FP32_V(0, 0x4a30b8, 0x8f)/* 103521.4375*/, FP32_V(0, 0x1a5200, 0x8c)/* 9876.5*/, FP32_V(0, 0x23b6a0, 0x8e)/*41910.625000*/, FP32_V(0, 0x23b6a0, 0x8e)/*41910.625000*/, FP32_V(0, 0, 0x7d)/*0.2500*/, FP32_V(0, 0x504000, 0x8a)/* 3332*/ } }, 9029 8207 { /*src1 */ { FP32_V(0, 0x37be78, 0x95)/*6020924*/, FP32_V(0, 0x37be78, 0x95)/*6020924*/, FP32_V(0, 0x30eaa1, 0x93)/*1449300.1250*/, FP32_V(1, 0x39f7d1, 0x96)/*-12187601.0*/, FP32_V(0, 0x23b6a0, 0x8b)/* 5238.828125*/, FP32_V(0, 0x23b6a0, 0x8b)/* 5238.828125*/, FP32_V(0, 0x600000, 0x7d)/*0.4375*/, FP32_V(1, 0x37be78, 0x95)/*-6020924*/ } }, … … 9031 8209 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 9032 8210 /*128:out */ X86_MXCSR_XCPT_MASK, 9033 /*256:out */ X86_MXCSR_XCPT_MASK, 9034 /*xcpt? */ false, false }, 8211 /*256:out */ X86_MXCSR_XCPT_MASK }, 9035 8212 { { /*src2 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_1(0), FP32_NORM_SAFE_INT_MAX(1), FP32_1(1), FP32_NORM_SAFE_INT_MIN(1), FP32_1(1), FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_SAFE_INT_MAX(0) } }, 9036 8213 { /*src1 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_SAFE_INT_MAX(1), FP32_NORM_SAFE_INT_MAX(0), FP32_NORM_SAFE_INT_MIN(1), FP32_NORM_SAFE_INT_MIN(0), FP32_0(0), FP32_0(1) } }, … … 9038 8215 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 9039 8216 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 9040 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 9041 /*xcpt? */ false, false }, 8217 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 9042 8218 { { /*src2 */ { FP32_NORM_MAX(0), FP32_1(0), FP32_NORM_MAX(1), FP32_1(1), FP32_NORM_MIN(0), FP32_NORM_MIN(0), FP32_1(0), FP32_1(1) } }, 9043 8219 { /*src1 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0), FP32_NORM_MIN(0), FP32_NORM_MIN(1), FP32_NORM_MIN(1), FP32_NORM_MIN(0) } }, … … 9045 8221 /*mxcsr:in */ 0, 9046 8222 /*128:out */ 0, 9047 /*256:out */ 0, 9048 /*xcpt? */ false, false }, 8223 /*256:out */ 0 }, 9049 8224 /** @todo More Normals. */ 9050 8225 /* … … 9056 8231 /*mxcsr:in */ 0, 9057 8232 /*128:out */ X86_MXCSR_DE, 9058 /*256:out */ X86_MXCSR_DE | X86_MXCSR_ZE, 9059 /*xcpt? */ true, true }, 8233 /*256:out */ X86_MXCSR_DE | X86_MXCSR_ZE }, 9060 8234 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 256:out */ 9061 8235 /*--|30*/{ { /*src2 */ { FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(1), FP32_DENORM_MAX(1), FP32_1(0), FP32_1(0), FP32_1(1), FP32_1(1) } }, … … 9064 8238 /*mxcsr:in */ 0, 9065 8239 /*128:out */ X86_MXCSR_DE, 9066 /*256:out */ X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_UM_FIXED, 9067 /*xcpt? */ false, false }, 8240 /*256:out */ X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_UM_FIXED }, 9068 8241 #endif /* TODO_X86_MXCSR_UE_IEM */ 9069 8242 /*27|31*/{ { /*src2 */ { FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(1), FP32_DENORM_MAX(1), FP32_1(0), FP32_1(0), FP32_1(1), FP32_1(1) } }, … … 9072 8245 /*mxcsr:in */ X86_MXCSR_UM, 9073 8246 /*128:out */ X86_MXCSR_UM | X86_MXCSR_DE, 9074 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 9075 /*xcpt? */ false, false }, 8247 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED }, 9076 8248 { { /*src2 */ { FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(1), FP32_DENORM_MAX(1), FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(1) } }, 9077 8249 { /*src1 */ { FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(1), FP32_DENORM_MAX(0), FP32_DENORM_MAX(1) } }, … … 9079 8251 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 9080 8252 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_IE, 9081 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_IE, 9082 /*xcpt? */ false, false }, 8253 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_IE }, 9083 8254 { { /*src2 */ { FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(1), FP32_DENORM_MAX(1), FP32_1(0), FP32_1(0), FP32_1(1), FP32_1(1) } }, 9084 8255 { /*src1 */ { FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(1), FP32_DENORM_MAX(0), FP32_DENORM_MAX(1) } }, … … 9086 8257 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 9087 8258 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_IE, 9088 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_IE, 9089 /*xcpt? */ false, false }, 8259 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_IE }, 9090 8260 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(1), FP32_DENORM_MIN(1), FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(1) } }, 9091 8261 { /*src1 */ { FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(1), FP32_DENORM_MIN(0), FP32_DENORM_MIN(1) } }, … … 9093 8263 /*mxcsr:in */ 0, 9094 8264 /*128:out */ X86_MXCSR_DE, 9095 /*256:out */ X86_MXCSR_DE | X86_MXCSR_ZE, 9096 /*xcpt? */ true, true }, 8265 /*256:out */ X86_MXCSR_DE | X86_MXCSR_ZE }, 9097 8266 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(1), FP32_DENORM_MIN(1), FP32_1(0), FP32_1(0), FP32_1(1), FP32_1(1) } }, 9098 8267 { /* => */ { FP32_DENORM_MIN(0), FP32_DENORM_MIN(1), FP32_DENORM_MIN(1), FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(1), FP32_DENORM_MIN(1), FP32_DENORM_MIN(0) } }, … … 9100 8269 /*mxcsr:in */ 0, 9101 8270 /*128:out */ X86_MXCSR_DE, 9102 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 9103 /*xcpt? */ false, false }, 8271 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED }, 9104 8272 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 256:out */ 9105 8273 /*--|36*/{ { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(1), FP32_DENORM_MIN(1), FP32_1(0), FP32_1(0), FP32_1(1), FP32_1(1) } }, … … 9108 8276 /*mxcsr:in */ X86_MXCSR_DM, 9109 8277 /*128:out */ X86_MXCSR_DM | X86_MXCSR_DE, 9110 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 9111 /*xcpt? */ false, false }, 8278 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 9112 8279 #endif /* TODO_X86_MXCSR_UE_IEM */ 9113 8280 /*32|37*/{ { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(1), FP32_DENORM_MIN(1), FP32_1(0), FP32_1(0), FP32_1(1), FP32_1(1) } }, … … 9116 8283 /*mxcsr:in */ X86_MXCSR_UM, 9117 8284 /*128:out */ X86_MXCSR_UM | X86_MXCSR_DE, 9118 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 9119 /*xcpt? */ false, false }, 8285 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED }, 9120 8286 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(1), FP32_DENORM_MIN(1), FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(1) } }, 9121 8287 { /*src1 */ { FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(1), FP32_DENORM_MIN(0), FP32_DENORM_MIN(1) } }, … … 9123 8289 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 9124 8290 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_IE, 9125 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_IE, 9126 /*xcpt? */ false, false }, 8291 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_IE }, 9127 8292 { { /*src2 */ { FP32_1(0), FP32_1(0), FP32_1(1), FP32_1(1), FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(1), FP32_DENORM_MIN(1) } }, 9128 8293 { /*src1 */ { FP32_DENORM_MIN(0), FP32_DENORM_MIN(1), FP32_DENORM_MIN(0), FP32_DENORM_MIN(1), FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(0) } }, … … 9130 8295 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 9131 8296 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 9132 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_IE, 9133 /*xcpt? */ false, false }, 8297 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_IE }, 9134 8298 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(1), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(1), FP32_DENORM_MAX(1) } }, 9135 8299 { /*src1 */ { FP32_DENORM_MAX(0), FP32_DENORM_MIN(1), FP32_DENORM_MAX(1), FP32_DENORM_MIN(1), FP32_DENORM_MAX(0), FP32_DENORM_MIN(1), FP32_DENORM_MAX(0), FP32_DENORM_MIN(1) } }, … … 9137 8301 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 9138 8302 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP | X86_MXCSR_IE, 9139 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP | X86_MXCSR_IE, 9140 /*xcpt? */ false, false }, 8303 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP | X86_MXCSR_IE }, 9141 8304 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(1), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(1), FP32_DENORM_MAX(1) } }, 9142 8305 { /*src1 */ { FP32_DENORM_MAX(0), FP32_DENORM_MIN(1), FP32_DENORM_MAX(1), FP32_DENORM_MIN(1), FP32_DENORM_MAX(0), FP32_DENORM_MIN(1), FP32_DENORM_MAX(0), FP32_DENORM_MIN(1) } }, … … 9144 8307 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_DOWN, 9145 8308 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_DOWN | X86_MXCSR_IE, 9146 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_DOWN | X86_MXCSR_IE, 9147 /*xcpt? */ false, false }, 8309 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_DOWN | X86_MXCSR_IE }, 9148 8310 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(1), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(1), FP32_DENORM_MAX(1) } }, 9149 8311 { /*src1 */ { FP32_DENORM_MAX(0), FP32_DENORM_MIN(1), FP32_DENORM_MAX(1), FP32_DENORM_MIN(1), FP32_DENORM_MAX(0), FP32_DENORM_MIN(1), FP32_DENORM_MAX(0), FP32_DENORM_MIN(1) } }, … … 9151 8313 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 9152 8314 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 9153 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 9154 /*xcpt? */ false, false }, 8315 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE }, 9155 8316 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(1), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(1), FP32_DENORM_MAX(1) } }, 9156 8317 { /*src1 */ { FP32_DENORM_MAX(0), FP32_DENORM_MIN(1), FP32_DENORM_MAX(1), FP32_DENORM_MIN(1), FP32_DENORM_MAX(0), FP32_DENORM_MIN(1), FP32_DENORM_MAX(0), FP32_DENORM_MIN(1) } }, … … 9158 8319 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ, 9159 8320 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_IE, 9160 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_IE, 9161 /*xcpt? */ false, false }, 8321 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_IE }, 9162 8322 /** @todo More Denormals. */ 9163 8323 /* … … 9234 8394 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 9235 8395 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, 9236 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE, 9237 /*xcpt? */ false, false }, 8396 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_IE }, 9238 8397 { { /*src2 */ { FP64_0(1), FP64_0(1), FP64_0(0), FP64_0(0) } }, 9239 8398 { /*src1 */ { FP64_0(1), FP64_0(0), FP64_0(1), FP64_0(0) } }, … … 9241 8400 /*mxcsr:in */ 0, 9242 8401 /*128:out */ X86_MXCSR_IE, 9243 /*256:out */ X86_MXCSR_IE, 9244 /*xcpt? */ true, true }, 8402 /*256:out */ X86_MXCSR_IE }, 9245 8403 { { /*src2 */ { FP64_0(1), FP64_0(1), FP64_0(0), FP64_0(0) } }, 9246 8404 { /*src1 */ { FP64_0(1), FP64_0(0), FP64_0(1), FP64_0(0) } }, … … 9248 8406 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 9249 8407 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE, 9250 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE, 9251 /*xcpt? */ true, true }, 8408 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE }, 9252 8409 { { /*src2 */ { FP64_0(1), FP64_0(1), FP64_0(0), FP64_0(0) } }, 9253 8410 { /*src1 */ { FP64_0(1), FP64_0(0), FP64_0(1), FP64_0(0) } }, … … 9255 8412 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 9256 8413 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 9257 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 9258 /*xcpt? */ true, true }, 8414 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE }, 9259 8415 { { /*src2 */ { FP64_0(1), FP64_0(1), FP64_0(0), FP64_0(0) } }, 9260 8416 { /*src1 */ { FP64_0(1), FP64_0(0), FP64_0(1), FP64_0(0) } }, … … 9262 8418 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 9263 8419 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_IE, 9264 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_IE, 9265 /*xcpt? */ true, true }, 8420 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_IE }, 9266 8421 { { /*src2 */ { FP64_0(1), FP64_0(1), FP64_0(0), FP64_0(0) } }, 9267 8422 { /*src1 */ { FP64_0(1), FP64_0(0), FP64_0(1), FP64_0(0) } }, … … 9269 8424 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 9270 8425 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_IE, 9271 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_IE, 9272 /*xcpt? */ false, false }, 8426 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_IE }, 9273 8427 { { /*src2 */ { FP64_NORM_V0(0), FP64_NORM_V1(1), FP64_0(0), FP64_0(1) } }, 9274 8428 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_NORM_V2(1), FP64_NORM_V3(1) } }, … … 9276 8430 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 9277 8431 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 9278 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_ZE, 9279 /*xcpt? */ false, false }, 8432 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_ZE }, 9280 8433 /* 9281 8434 * Infinity. … … 9286 8439 /*mxcsr:in */ 0, 9287 8440 /*128:out */ 0, 9288 /*256:out */ 0, 9289 /*xcpt? */ false, false }, 8441 /*256:out */ 0 }, 9290 8442 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(1), FP64_0(1) } }, 9291 8443 { /*src1 */ { FP64_INF(0), FP64_INF(1), FP64_INF(0), FP64_INF(1) } }, … … 9293 8445 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 9294 8446 /*128:out */ X86_MXCSR_XCPT_MASK, 9295 /*256:out */ X86_MXCSR_XCPT_MASK, 9296 /*xcpt? */ false, false }, 8447 /*256:out */ X86_MXCSR_XCPT_MASK }, 9297 8448 { { /*src2 */ { FP64_INF(0), FP64_INF(0), FP64_INF(1), FP64_INF(1) } }, 9298 8449 { /*src1 */ { FP64_INF(0), FP64_INF(1), FP64_INF(0), FP64_INF(1) } }, … … 9300 8451 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 9301 8452 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 9302 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 9303 /*xcpt? */ true, true }, 8453 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE }, 9304 8454 { { /*src2 */ { FP64_INF(0), FP64_INF(0), FP64_INF(1), FP64_INF(1) } }, 9305 8455 { /*src1 */ { FP64_INF(0), FP64_INF(1), FP64_INF(0), FP64_INF(1) } }, … … 9307 8457 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 9308 8458 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 9309 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 9310 /*xcpt? */ false, false }, 8459 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE }, 9311 8460 { { /*src2 */ { FP64_INF(0), FP64_INF(0), FP64_1(1), FP64_NORM_V1(1) } }, 9312 8461 { /*src1 */ { FP64_1(0), FP64_NORM_V0(1), FP64_INF(0), FP64_INF(1) } }, … … 9314 8463 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 9315 8464 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 9316 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 9317 /*xcpt? */ false, false }, 8465 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN }, 9318 8466 { { /*src2 */ { FP64_INF(0), FP64_INF(0), FP64_1(1), FP64_NORM_V2(1) } }, 9319 8467 { /*src1 */ { FP64_1(0), FP64_NORM_V3(1), FP64_INF(0), FP64_INF(1) } }, … … 9321 8469 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 9322 8470 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 9323 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 9324 /*xcpt? */ false, false }, 8471 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 9325 8472 /* 9326 8473 * Normals. … … 9331 8478 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 9332 8479 /*128:out */ X86_MXCSR_XCPT_MASK, 9333 /*256:out */ X86_MXCSR_XCPT_MASK, 9334 /*xcpt? */ false, false }, 8480 /*256:out */ X86_MXCSR_XCPT_MASK }, 9335 8481 { { /*src2 */ { FP64_NORM_MAX(1), FP64_NORM_V3(1), FP64_1(0), FP64_1(1) } }, 9336 8482 { /*src1 */ { FP64_NORM_MAX(0), FP64_NORM_V3(1), FP64_NORM_V1(0), FP64_NORM_MIN(0) } }, … … 9338 8484 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 9339 8485 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 9340 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 9341 /*xcpt? */ false, false }, 8486 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN }, 9342 8487 { { /*src2 */ { FP64_V(0, 0xbcd80e0108cc0, 0x42e)/*244555555308646.00*/, FP64_V(1, 0x68b83b1ed4000, 0x41e)/*-3025935759.4140625*/, FP64_V(0, 0xbcd80e0108cc0, 0x42e)/*244555555308646*/, FP64_V(0, 0xb88e0395d49b0, 0x42d)/*121098765432102.75*/ } }, 9343 8488 { /*src1 */ { FP64_V(0, 0x4da20a80c6990, 0x42e)/*183416666481484.50*/, FP64_V(0, 0x68b83b1ed4000, 0x41f)/* 6051871518.8281250*/, FP64_V(0, 0xbcd80e0108cc0, 0x42e)/*244555555308646*/, FP64_V(0, 0x4a6a82b05f744, 0x42f)/*363296296296308.25*/ } }, … … 9345 8490 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 9346 8491 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 9347 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 9348 /*xcpt? */ false, false }, 8492 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN }, 9349 8493 { { /*src2 */ { FP64_1(0), FP64_1(0), FP64_NORM_SAFE_INT_MIN(0), FP64_1(0) } }, 9350 8494 { /*src1 */ { FP64_NORM_SAFE_INT_MAX(0), FP64_V(0, FP64_FRAC_NORM_MAX - 1, FP64_EXP_SAFE_INT_MAX), FP64_NORM_SAFE_INT_MIN(0), FP64_NORM_SAFE_INT_MIN(1) } }, … … 9352 8496 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 9353 8497 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 9354 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 9355 /*xcpt? */ false, false }, 8498 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 9356 8499 { { /*src2 */ { FP64_NORM_V0(0), FP64_NORM_V1(1), FP64_NORM_V2(0), FP64_NORM_V3(1) } }, 9357 8500 { /*src1 */ { FP64_NORM_V0(0), FP64_NORM_V1(0), FP64_NORM_V2(1), FP64_NORM_V3(0) } }, … … 9359 8502 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 9360 8503 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 9361 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 9362 /*xcpt? */ false, false }, 8504 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN }, 9363 8505 /** @todo More Normals. */ 9364 8506 /* … … 9370 8512 /*mxcsr:in */ 0, 9371 8513 /*128:out */ X86_MXCSR_DE, 9372 /*256:out */ X86_MXCSR_DE, 9373 /*xcpt? */ true, true }, 8514 /*256:out */ X86_MXCSR_DE }, 9374 8515 { { /*src2 */ { FP64_1(0), FP64_1(1), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0) } }, 9375 8516 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 9377 8518 /*mxcsr:in */ X86_MXCSR_FZ, 9378 8519 /*128:out */ X86_MXCSR_FZ, 9379 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_DE, 9380 /*xcpt? */ false, true }, 8520 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_DE }, 9381 8521 { { /*src2 */ { FP64_1(0), FP64_1(1), FP64_1(0), FP64_1(0) } }, 9382 8522 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0) } }, … … 9384 8524 /*mxcsr:in */ X86_MXCSR_FZ, 9385 8525 /*128:out */ X86_MXCSR_FZ, 9386 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_DE | X86_MXCSR_UE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* i7-10700, IEM */, 9387 /*xcpt? */ false, true }, 8526 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_DE | X86_MXCSR_UE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* i7-10700, IEM */ }, 9388 8527 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 256:out */ 9389 8528 /*--|21*/{ { /*src2 */ { FP64_1(0), FP64_1(1), FP64_1(0), FP64_1(0) } }, … … 9392 8531 /*mxcsr:in */ 0, 9393 8532 /*128:out */ 0, 9394 /*256:out */ X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_UM_FIXED, 9395 /*xcpt? */ false, false }, 8533 /*256:out */ X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_UM_FIXED }, 9396 8534 #endif /* TODO_X86_MXCSR_UE_IEM */ 9397 8535 /*21|22*/{ { /*src2 */ { FP64_1(0), FP64_1(1), FP64_1(0), FP64_1(0) } }, … … 9400 8538 /*mxcsr:in */ X86_MXCSR_UM, 9401 8539 /*128:out */ X86_MXCSR_UM, 9402 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 9403 /*xcpt? */ false, false }, 8540 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_UM_FIXED }, 9404 8541 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 256:out */ 9405 8542 /*--|23*/{ { /*src2 */ { FP64_1(0), FP64_1(1), FP64_1(0), FP64_1(0) } }, … … 9408 8545 /*mxcsr:in */ X86_MXCSR_DM, 9409 8546 /*128:out */ X86_MXCSR_DM, 9410 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_UM_FIXED, 9411 /*xcpt? */ false, true }, 8547 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_UM_FIXED }, 9412 8548 #endif /* TODO_X86_MXCSR_UE_IEM */ 9413 8549 /*22|24*/{ { /*src2 */ { FP64_1(0), FP64_1(1), FP64_1(0), FP64_1(0) } }, … … 9416 8552 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_UM, 9417 8553 /*128:out */ X86_MXCSR_DM | X86_MXCSR_UM, 9418 /*256:out */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 9419 /*xcpt? */ false, true }, 8554 /*256:out */ X86_MXCSR_DM | X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED }, 9420 8555 { { /*src2 */ { FP64_1(0), FP64_1(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0) } }, 9421 8556 { /*src1 */ { FP64_DENORM_MAX(0), FP64_DENORM_MIN(0), FP64_0(0), FP64_1(1) } }, … … 9423 8558 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ, 9424 8559 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ, 9425 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_IE | X86_MXCSR_ZE, 9426 /*xcpt? */ false, true }, 8560 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_IE | X86_MXCSR_ZE }, 9427 8561 { { /*src2 */ { FP64_1(0), FP64_1(0), FP64_DENORM_MAX(0), FP64_DENORM_MIN(0),} }, 9428 8562 { /*src1 */ { FP64_DENORM_MAX(0), FP64_DENORM_MIN(0), FP64_1(0), FP64_1(0) } }, … … 9430 8564 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ, 9431 8565 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ, 9432 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_ZE, 9433 /*xcpt? */ false, false }, 8566 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_ZE }, 9434 8567 { { /*src2 */ { FP64_DENORM_MIN(1), FP64_DENORM_MIN(1), FP64_DENORM_MIN(0), FP64_DENORM_MAX(1) } }, 9435 8568 { /*src1 */ { FP64_1(0), FP64_1(1), FP64_DENORM_MIN(0), FP64_DENORM_MAX(1) } }, … … 9437 8570 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 9438 8571 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_ZE, 9439 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_ZE | X86_MXCSR_IE, 9440 /*xcpt? */ false, false }, 8572 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_ZE | X86_MXCSR_IE }, 9441 8573 { { /*src2 */ { FP64_1(0), FP64_NORM_V1(0), FP64_DENORM_MAX(0), FP64_1(0) } }, 9442 8574 { /*src1 */ { FP64_NORM_V0(0), FP64_NORM_V1(0), FP64_0(0), FP64_DENORM_MAX(0) } }, … … 9444 8576 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 9445 8577 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 9446 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_DE | X86_MXCSR_UE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY, 9447 /*xcpt? */ false, false }, 8578 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_DE | X86_MXCSR_UE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY }, 9448 8579 { { /*src2 */ { FP64_DENORM_MAX(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(1) } }, 9449 8580 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_INF(1), FP64_INF(0) } }, … … 9451 8582 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 9452 8583 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_DE, 9453 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_DE, 9454 /*xcpt? */ true, true }, 8584 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_DE }, 9455 8585 { { /*src2 */ { FP64_DENORM_MAX(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(1) } }, 9456 8586 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_0(1), FP64_0(0) } }, … … 9458 8588 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 9459 8589 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_DE, 9460 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_DE, 9461 /*xcpt? */ true, true }, 8590 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_DE }, 9462 8591 /* 9463 8592 * Overflow, Precision. … … 9468 8597 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 9469 8598 /*128:out */ X86_MXCSR_XCPT_MASK, 9470 /*256:out */ X86_MXCSR_XCPT_MASK, 9471 /*xcpt? */ false, false }, 8599 /*256:out */ X86_MXCSR_XCPT_MASK }, 9472 8600 { { /*src2 */ { FP64_NORM_V3(1), FP64_1(1), FP64_NORM_MIN(0), FP64_NORM_MIN(0) } }, 9473 8601 { /*src1 */ { FP64_NORM_V3(0), FP64_1(1), FP64_NORM_MIN(1), FP64_NORM_MAX(0) } }, … … 9475 8603 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 9476 8604 /*128:out */ X86_MXCSR_XCPT_MASK, 9477 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* i7-10700, IEM */, 9478 /*xcpt? */ false, false }, 8605 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* i7-10700, IEM */ }, 9479 8606 { { /*src2 */ { FP64_NORM_MAX(0), FP64_NORM_MAX(0), FP64_NORM_V3(1), FP64_NORM_MAX(1) } }, 9480 8607 { /*src1 */ { FP64_NORM_MAX(0), FP64_INF(0), FP64_NORM_V3(1), FP64_NORM_MIN(0) } }, … … 9482 8609 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 9483 8610 /*128:out */ X86_MXCSR_XCPT_MASK, 9484 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_UE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* IEM */, 9485 /*xcpt? */ false, false }, 8611 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_UE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* IEM */ }, 9486 8612 { { /*src2 */ { FP64_NORM_V3(0), FP64_NORM_MAX(0), FP64_NORM_MAX(1), FP64_V(1, 0, 0x3fe)/*-0.5*/ } }, 9487 8613 { /*src1 */ { FP64_NORM_V3(1), FP64_NORM_MAX(0), FP64_NORM_MAX(0), FP64_NORM_MAX(1) } }, … … 9489 8615 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 9490 8616 /*128:out */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 9491 /*256:out */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 9492 /*xcpt? */ false, false }, 8617 /*256:out */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 9493 8618 { { /*src2 */ { FP64_NORM_V3(0), FP64_NORM_MAX(0), FP64_NORM_MAX(1), FP64_V(1, 0, 0x3fe)/*-0.5*/ } }, 9494 8619 { /*src1 */ { FP64_NORM_V3(1), FP64_NORM_MAX(0), FP64_NORM_MAX(0), FP64_NORM_MAX(1) } }, … … 9496 8621 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 9497 8622 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 9498 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED | BS3_MXCSR_PE_FUZZY, 9499 /*xcpt? */ false, false }, 8623 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED | BS3_MXCSR_PE_FUZZY }, 9500 8624 { { /*src2 */ { FP64_NORM_V3(0), FP64_NORM_MAX(0), FP64_NORM_MAX(1), FP64_V(1, 0, 0x3fe)/*-0.5*/ } }, 9501 8625 { /*src1 */ { FP64_NORM_V3(1), FP64_NORM_MAX(0), FP64_NORM_MAX(0), FP64_NORM_MAX(1) } }, … … 9503 8627 /*mxcsr:in */ (X86_MXCSR_XCPT_MASK & ~(X86_MXCSR_OM | X86_MXCSR_PM)) | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 9504 8628 /*128:out */ (X86_MXCSR_XCPT_MASK & ~(X86_MXCSR_OM | X86_MXCSR_PM)) | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 9505 /*256:out */ (X86_MXCSR_XCPT_MASK & ~(X86_MXCSR_OM | X86_MXCSR_PM)) | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* i7-10700, IEM */, 9506 /*xcpt? */ false, true }, 8629 /*256:out */ (X86_MXCSR_XCPT_MASK & ~(X86_MXCSR_OM | X86_MXCSR_PM)) | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* i7-10700, IEM */ }, 9507 8630 { { /*src2 */ { FP64_NORM_V3(0), FP64_NORM_MAX(0), FP64_NORM_MAX(1), FP64_V(1, 0, 0x3fe)/*-0.5*/ } }, 9508 8631 { /*src1 */ { FP64_NORM_V3(1), FP64_NORM_MAX(0), FP64_NORM_MAX(0), FP64_NORM_MAX(1) } }, … … 9510 8633 /*mxcsr:in */ (X86_MXCSR_XCPT_MASK & ~(X86_MXCSR_OM | X86_MXCSR_PM)) | X86_MXCSR_DAZ, 9511 8634 /*128:out */ (X86_MXCSR_XCPT_MASK & ~(X86_MXCSR_OM | X86_MXCSR_PM)) | X86_MXCSR_DAZ, 9512 /*256:out */ (X86_MXCSR_XCPT_MASK & ~(X86_MXCSR_OM | X86_MXCSR_PM)) | X86_MXCSR_DAZ | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* i7-10700, IEM */, 9513 /*xcpt? */ false, true }, 8635 /*256:out */ (X86_MXCSR_XCPT_MASK & ~(X86_MXCSR_OM | X86_MXCSR_PM)) | X86_MXCSR_DAZ | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* i7-10700, IEM */ }, 9514 8636 { { /*src2 */ { FP64_NORM_MAX(0), FP64_NORM_MIN(1), FP64_NORM_MIN(1), FP64_NORM_MAX(0) } }, 9515 8637 { /*src1 */ { FP64_INF(0), FP64_0(0), FP64_V(0, FP64_FRAC_NORM_MAX, RTFLOAT64U_EXP_BIAS + 1), FP64_INF(0) } }, … … 9517 8639 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM, 9518 8640 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM, 9519 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM, 9520 /*xcpt? */ false, false }, 8641 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OM | X86_MXCSR_UM | X86_MXCSR_PM }, 9521 8642 { { /*src2 */ { FP64_NORM_V3(0), FP64_1(1), FP64_V(1, 0, 0x3fe)/*-0.5*/, FP64_NORM_MIN(0) } }, 9522 8643 { /*src1 */ { FP64_NORM_V3(0), FP64_NORM_V2(0), FP64_NORM_MAX(0), FP64_V(1, FP64_FRAC_NORM_MAX, RTFLOAT64U_EXP_BIAS + 1) } }, … … 9524 8645 /*mxcsr:in */ X86_MXCSR_XCPT_MASK & ~(X86_MXCSR_OM | X86_MXCSR_PM) | X86_MXCSR_RC_ZERO, 9525 8646 /*128:out */ X86_MXCSR_XCPT_MASK & ~(X86_MXCSR_OM | X86_MXCSR_PM) | X86_MXCSR_RC_ZERO, 9526 /*256:out */ X86_MXCSR_XCPT_MASK & ~(X86_MXCSR_OM | X86_MXCSR_PM) | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* i7-10700, IEM */, 9527 /*xcpt? */ false, true }, 8647 /*256:out */ X86_MXCSR_XCPT_MASK & ~(X86_MXCSR_OM | X86_MXCSR_PM) | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* i7-10700, IEM */ }, 9528 8648 { { /*src2 */ { FP64_NORM_SAFE_INT_MIN(0), FP64_NORM_MAX(0), FP64_NORM_SAFE_INT_MAX(1), FP64_NORM_SAFE_INT_MIN(0) } }, 9529 8649 { /*src1 */ { FP64_V(0, FP64_FRAC_NORM_MAX, FP64_FRAC_BITS + 1), FP64_NORM_MAX(1), FP64_V(0, FP64_FRAC_NORM_MAX - 1, 0x468), FP64_V(0, FP64_FRAC_NORM_MAX, 0x035) } }, … … 9531 8651 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 9532 8652 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 9533 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO | X86_MXCSR_PE, 9534 /*xcpt? */ false, false }, 8653 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO | X86_MXCSR_PE }, 9535 8654 { { /*src2 */ { FP64_NORM_SAFE_INT_MIN(0), FP64_NORM_MAX(0), FP64_V(0, 0x8000000000000, 0x400)/*3.0*/, FP64_1(1) } }, 9536 8655 { /*src1 */ { FP64_V(0, FP64_FRAC_NORM_MAX, FP64_FRAC_BITS + 1), FP64_INF(1), FP64_1(1), FP64_1(0) } }, … … 9538 8657 /*mxcsr:in */ X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 9539 8658 /*128:out */ X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 9540 /*256:out */ X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_PE, 9541 /*xcpt? */ false, false }, 8659 /*256:out */ X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_PE }, 9542 8660 /* 9543 8661 * Invalids. … … 9613 8731 /*mxcsr:in */ 0, 9614 8732 /*128:out */ X86_MXCSR_IE, 9615 /*256:out */ -1, 9616 /*xcpt? */ true, true }, 8733 /*256:out */ -1 }, 9617 8734 { { /*src2 */ { FP32_0(0), FP32_0_x7(0) } }, 9618 8735 { /*src1 */ { FP32_0(0), FP32_0_x7(0) } }, … … 9620 8737 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 9621 8738 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 9622 /*256:out */ -1, 9623 /*xcpt? */ false, false }, 8739 /*256:out */ -1 }, 9624 8740 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V1 } }, 9625 8741 { /*src1 */ { FP32_0(0), FP32_RAND_x7_V2 } }, … … 9627 8743 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 9628 8744 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_IE, 9629 /*256:out */ -1, 9630 /*xcpt? */ false, false }, 8745 /*256:out */ -1 }, 9631 8746 { { /*src2 */ { FP32_0(1), FP32_RAND_x7_V2 } }, 9632 8747 { /*src1 */ { FP32_0(1), FP32_RAND_x7_V3 } }, … … 9634 8749 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 9635 8750 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE, 9636 /*256:out */ -1, 9637 /*xcpt? */ true, true }, 8751 /*256:out */ -1 }, 9638 8752 { { /*src2 */ { FP32_0(1), FP32_RAND_x7_V3 } }, 9639 8753 { /*src1 */ { FP32_0(0), FP32_RAND_x7_V4 } }, … … 9641 8755 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 9642 8756 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 9643 /*256:out */ -1, 9644 /*xcpt? */ true, true }, 8757 /*256:out */ -1 }, 9645 8758 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V4 } }, 9646 8759 { /*src1 */ { FP32_0(1), FP32_RAND_x7_V5 } }, … … 9648 8761 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 9649 8762 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_IE, 9650 /*256:out */ -1, 9651 /*xcpt? */ false, false }, 8763 /*256:out */ -1 }, 9652 8764 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V5 } }, 9653 8765 { /*src1 */ { FP32_1(0), FP32_RAND_x7_V6 } }, … … 9655 8767 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 9656 8768 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_FSW_ZE, 9657 /*256:out */ -1, 9658 /*xcpt? */ false, false }, 8769 /*256:out */ -1 }, 9659 8770 /* 9660 8771 * Infinity. … … 9665 8776 /*mxcsr:in */ X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM, 9666 8777 /*128:out */ X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM, 9667 /*256:out */ -1, 9668 /*xcpt? */ false, false }, 8778 /*256:out */ -1 }, 9669 8779 { { /*src2 */ { FP32_INF(1), FP32_0_x7(0) } }, 9670 8780 { /*src1 */ { FP32_1(1), FP32_0_x7(0) } }, … … 9672 8782 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 9673 8783 /*128:out */ X86_MXCSR_XCPT_MASK, 9674 /*256:out */ -1, 9675 /*xcpt? */ false, false }, 8784 /*256:out */ -1 }, 9676 8785 { { /*src2 */ { FP32_INF(0), FP32_RAND_x7_V7 } }, 9677 8786 { /*src1 */ { FP32_INF(0), FP32_RAND_x7_V0 } }, … … 9679 8788 /*mxcsr:in */ (X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM) | X86_MXCSR_DAZ | X86_MXCSR_FZ, 9680 8789 /*128:out */ (X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM) | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_IE, 9681 /*256:out */ -1, 9682 /*xcpt? */ true, true }, 8790 /*256:out */ -1 }, 9683 8791 { { /*src2 */ { FP32_INF(1), FP32_RAND_x7_V7 } }, 9684 8792 { /*src1 */ { FP32_INF(0), FP32_RAND_x7_V1 } }, … … 9686 8794 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 9687 8795 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 9688 /*256:out */ -1, 9689 /*xcpt? */ false, false }, 8796 /*256:out */ -1 }, 9690 8797 { { /*src2 */ { FP32_1(0), FP32_RAND_x7_V7 } }, 9691 8798 { /*src1 */ { FP32_INF(0), FP32_RAND_x7_V6 } }, … … 9693 8800 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 9694 8801 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 9695 /*256:out */ -1, 9696 /*xcpt? */ false, false }, 8802 /*256:out */ -1 }, 9697 8803 { { /*src2 */ { FP32_INF(0), FP32_RAND_x7_V5 } }, 9698 8804 { /*src1 */ { FP32_1(1), FP32_RAND_x7_V5 } }, … … 9700 8806 /*mxcsr:in */ X86_MXCSR_FZ, 9701 8807 /*128:out */ X86_MXCSR_FZ, 9702 /*256:out */ -1, 9703 /*xcpt? */ false, false }, 8808 /*256:out */ -1 }, 9704 8809 { { /*src2 */ { FP32_INF(1), FP32_RAND_x7_V4 } }, 9705 8810 { /*src1 */ { FP32_INF(0), FP32_RAND_x7_V3 } }, … … 9707 8812 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 9708 8813 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 9709 /*256:out */ -1, 9710 /*xcpt? */ true, true }, 8814 /*256:out */ -1 }, 9711 8815 /* 9712 8816 * Normals. … … 9717 8821 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 9718 8822 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 9719 /*256:out */ -1, 9720 /*xcpt? */ false, false }, 8823 /*256:out */ -1 }, 9721 8824 { { /*src2 */ { FP32_V(0, 0x61e000, 0x89)/* 1807*/, FP32_RAND_x7_V6 } }, 9722 8825 { /*src1 */ { FP32_V(0, 0x37be78, 0x95)/*6020924*/, FP32_RAND_x7_V1 } }, … … 9724 8827 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 9725 8828 /*128:out */ X86_MXCSR_XCPT_MASK, 9726 /*256:out */ -1, 9727 /*xcpt? */ false, false }, 8829 /*256:out */ -1 }, 9728 8830 { { /*src2 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_RAND_x7_V4 } }, 9729 8831 { /*src1 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_RAND_x7_V2 } }, … … 9731 8833 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 9732 8834 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 9733 /*256:out */ -1, 9734 /*xcpt? */ false, false }, 8835 /*256:out */ -1 }, 9735 8836 { { /*src2 */ { FP32_V(0, 0x61e000, 0x89)/* 1807*/, FP32_RAND_x7_V0 } }, 9736 8837 { /*src1 */ { FP32_V(0, 0x37be78, 0x95)/*6020924*/, FP32_RAND_x7_V7 } }, … … 9738 8839 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 9739 8840 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 9740 /*256:out */ -1, 9741 /*xcpt? */ false, false }, 8841 /*256:out */ -1 }, 9742 8842 { { /*src2 */ { FP32_V(0, 0x4a30b8, 0x8f)/* 103521.4375*/, FP32_RAND_x7_V1 } }, 9743 8843 { /*src1 */ { FP32_V(0, 0x30eaa1, 0x93)/*1449300.1250*/, FP32_RAND_x7_V3 } }, … … 9745 8845 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 9746 8846 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 9747 /*256:out */ -1, 9748 /*xcpt? */ false, false }, 8847 /*256:out */ -1 }, 9749 8848 { { /*src2 */ { FP32_V(0, 0x1a5200, 0x8c)/* 9876.5*/, FP32_RAND_x7_V6 } }, 9750 8849 { /*src1 */ { FP32_V(1, 0x39f7d1, 0x96)/*-12187601.0*/, FP32_RAND_x7_V6 } }, … … 9752 8851 /*mxcsr:in */ 0, 9753 8852 /*128:out */ 0, 9754 /*256:out */ -1, 9755 /*xcpt? */ false, false }, 8853 /*256:out */ -1 }, 9756 8854 { { /*src2 */ { FP32_NORM_MAX(0), FP32_RAND_x7_V2 } }, 9757 8855 { /*src1 */ { FP32_NORM_MAX(1), FP32_RAND_x7_V1 } }, … … 9759 8857 /*mxcsr:in */ 0, 9760 8858 /*128:out */ 0, 9761 /*256:out */ -1, 9762 /*xcpt? */ false, false }, 8859 /*256:out */ -1 }, 9763 8860 { { /*src2 */ { FP32_V(0, 0x23b6a0, 0x8e)/*41910.625000*/, FP32_RAND_x7_V3 } }, 9764 8861 { /*src1 */ { FP32_V(0, 0x23b6a0, 0x8b)/* 5238.828125*/, FP32_RAND_x7_V2 } }, … … 9766 8863 /*mxcsr:in */ 0, 9767 8864 /*128:out */ 0, 9768 /*256:out */ -1, 9769 /*xcpt? */ false, false }, 8865 /*256:out */ -1 }, 9770 8866 { { /*src2 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_RAND_x7_V5 } }, 9771 8867 { /*src1 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_RAND_x7_V4 } }, … … 9773 8869 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 9774 8870 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 9775 /*256:out */ -1, 9776 /*xcpt? */ false, false }, 8871 /*256:out */ -1 }, 9777 8872 /** @todo More Normals. */ 9778 8873 /* … … 9784 8879 /*mxcsr:in */ 0, 9785 8880 /*128:out */ X86_MXCSR_DE, 9786 /*256:out */ -1, 9787 /*xcpt? */ true, true }, 8881 /*256:out */ -1 }, 9788 8882 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V2 } }, 9789 8883 { /*src1 */ { FP32_DENORM_MAX(0), FP32_RAND_x7_V1 } }, … … 9791 8885 /*mxcsr:in */ 0, 9792 8886 /*128:out */ X86_MXCSR_ZE, 9793 /*256:out */ -1, 9794 /*xcpt? */ true, true }, 8887 /*256:out */ -1 }, 9795 8888 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V3 } }, 9796 8889 { /*src1 */ { FP32_DENORM_MIN(1), FP32_RAND_x7_V2 } }, … … 9798 8891 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 9799 8892 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_ZE, 9800 /*256:out */ -1, 9801 /*xcpt? */ false, false }, 8893 /*256:out */ -1 }, 9802 8894 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_RAND_x7_V1 } }, 9803 8895 { /*src1 */ { FP32_0(0), FP32_RAND_x7_V4 } }, … … 9805 8897 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 9806 8898 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE, 9807 /*256:out */ -1, 9808 /*xcpt? */ false, false }, 8899 /*256:out */ -1 }, 9809 8900 /** @todo More Denormals. */ 9810 8901 /* … … 9872 8963 /*mxcsr:in */ 0, 9873 8964 /*128:out */ X86_MXCSR_IE, 9874 /*256:out */ -1, 9875 /*xcpt? */ true, true }, 8965 /*256:out */ -1 }, 9876 8966 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, 9877 8967 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 9879 8969 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 9880 8970 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 9881 /*256:out */ -1, 9882 /*xcpt? */ false, false }, 8971 /*256:out */ -1 }, 9883 8972 { { /*src2 */ { FP64_0(0), FP64_NORM_V3(0), FP64_NORM_V2(0), FP64_0(0) } }, 9884 8973 { /*src1 */ { FP64_0(0), FP64_0(1), FP64_0(1), FP64_NORM_V1(0) } }, … … 9886 8975 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 9887 8976 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_IE, 9888 /*256:out */ -1, 9889 /*xcpt? */ false, false }, 8977 /*256:out */ -1 }, 9890 8978 { { /*src2 */ { FP64_0(1), FP64_RAND_V3(0), FP64_RAND_V2(1), FP64_RAND_V1(1) } }, 9891 8979 { /*src1 */ { FP64_0(1), FP64_RAND_V0(1), FP64_RAND_V1(1), FP64_RAND_V2(0) } }, … … 9893 8981 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 9894 8982 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE, 9895 /*256:out */ -1, 9896 /*xcpt? */ true, true }, 8983 /*256:out */ -1 }, 9897 8984 { { /*src2 */ { FP64_0(1), FP64_RAND_V0(0), FP64_RAND_V1(0), FP64_RAND_V2(1) } }, 9898 8985 { /*src1 */ { FP64_0(0), FP64_RAND_V2(1), FP64_RAND_V3(0), FP64_RAND_V0(0) } }, … … 9900 8987 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 9901 8988 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 9902 /*256:out */ -1, 9903 /*xcpt? */ true, true }, 8989 /*256:out */ -1 }, 9904 8990 { { /*src2 */ { FP64_0(0), FP64_RAND_V0(0), FP64_RAND_V1(0), FP64_RAND_V2(1) } }, 9905 8991 { /*src1 */ { FP64_0(1), FP64_RAND_V1(1), FP64_RAND_V2(0), FP64_RAND_V0(0) } }, … … 9907 8993 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 9908 8994 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_IE, 9909 /*256:out */ -1, 9910 /*xcpt? */ false, false }, 8995 /*256:out */ -1 }, 9911 8996 { { /*src2 */ { FP64_0(0), FP64_RAND_V0(0), FP64_RAND_V1(0), FP64_RAND_V2(1) } }, 9912 8997 { /*src1 */ { FP64_1(0), FP64_RAND_V3(1), FP64_RAND_V2(0), FP64_RAND_V0(0) } }, … … 9914 8999 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 9915 9000 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_FSW_ZE, 9916 /*256:out */ -1, 9917 /*xcpt? */ false, false }, 9001 /*256:out */ -1 }, 9918 9002 /* 9919 9003 * Infinity. … … 9924 9008 /*mxcsr:in */ X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM, 9925 9009 /*128:out */ X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM, 9926 /*256:out */ -1, 9927 /*xcpt? */ false, false }, 9010 /*256:out */ -1 }, 9928 9011 { { /*src2 */ { FP64_INF(1), FP64_0(0), FP64_0(0), FP64_0(0) } }, 9929 9012 { /*src1 */ { FP64_1(1), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 9931 9014 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 9932 9015 /*128:out */ X86_MXCSR_XCPT_MASK, 9933 /*256:out */ -1, 9934 /*xcpt? */ false, false }, 9016 /*256:out */ -1 }, 9935 9017 { { /*src2 */ { FP64_INF(0), FP64_RAND_V1(0), FP64_RAND_V2(0), FP64_RAND_V3(1) } }, 9936 9018 { /*src1 */ { FP64_INF(0), FP64_RAND_V0(0), FP64_RAND_V1(1), FP64_RAND_V2(1) } }, … … 9938 9020 /*mxcsr:in */ (X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM) | X86_MXCSR_DAZ | X86_MXCSR_FZ, 9939 9021 /*128:out */ (X86_MXCSR_XCPT_MASK & ~X86_MXCSR_IM) | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_IE, 9940 /*256:out */ -1, 9941 /*xcpt? */ true, true }, 9022 /*256:out */ -1 }, 9942 9023 { { /*src2 */ { FP64_INF(1), FP64_RAND_V3(0), FP64_RAND_V2(1), FP64_RAND_V1(1) } }, 9943 9024 { /*src1 */ { FP64_INF(0), FP64_RAND_V0(0), FP64_RAND_V1(1), FP64_RAND_V0(0) } }, … … 9945 9026 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 9946 9027 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 9947 /*256:out */ -1, 9948 /*xcpt? */ false, false }, 9028 /*256:out */ -1 }, 9949 9029 { { /*src2 */ { FP64_1(0), FP64_RAND_V3(0), FP64_RAND_V2(1), FP64_RAND_V0(1) } }, 9950 9030 { /*src1 */ { FP64_INF(0), FP64_RAND_V1(0), FP64_RAND_V2(0), FP64_RAND_V3(1) } }, … … 9952 9032 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 9953 9033 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 9954 /*256:out */ -1, 9955 /*xcpt? */ false, false }, 9034 /*256:out */ -1 }, 9956 9035 { { /*src2 */ { FP64_INF(0), FP64_INF(0), FP64_INF(1), FP64_INF(1) } }, 9957 9036 { /*src1 */ { FP64_1(1), FP64_INF(1), FP64_INF(1), FP64_INF(0) } }, … … 9959 9038 /*mxcsr:in */ X86_MXCSR_FZ, 9960 9039 /*128:out */ X86_MXCSR_FZ, 9961 /*256:out */ -1, 9962 /*xcpt? */ false, false }, 9040 /*256:out */ -1 }, 9963 9041 { { /*src2 */ { FP64_INF(1), FP64_QNAN(0), FP64_SNAN(0), FP64_RAND_V0(0) } }, 9964 9042 { /*src1 */ { FP64_INF(0), FP64_QNAN(0), FP64_SNAN(0), FP64_RAND_V0(0) } }, … … 9966 9044 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 9967 9045 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 9968 /*256:out */ -1, 9969 /*xcpt? */ true, true }, 9046 /*256:out */ -1 }, 9970 9047 /* 9971 9048 * Normals. … … 9976 9053 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 9977 9054 /*128:out */ X86_MXCSR_XCPT_MASK, 9978 /*256:out */ -1, 9979 /*xcpt? */ false, false }, 9055 /*256:out */ -1 }, 9980 9056 { { /*src2 */ { FP64_V(0, 0xaf00000000000, 0x406)/* 215.50*/, FP64_RAND_V2(0), FP64_RAND_V3(0), FP64_RAND_V2(1) } }, 9981 9057 { /*src1 */ { FP64_V(0, 0xfb74e1d800000, 0x41a)/*266053390.75*/, FP64_RAND_V1(0), FP64_RAND_V1(1), FP64_RAND_V0(1) } }, … … 9983 9059 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 9984 9060 /*128:out */ X86_MXCSR_XCPT_MASK, 9985 /*256:out */ -1, 9986 /*xcpt? */ false, false }, 9061 /*256:out */ -1 }, 9987 9062 { { /*src2 */ { FP64_V(1, 0x107526e749f80, 0x42b)/*-18723145413791.50*/, FP64_RAND_V3(0), FP64_RAND_V1(0), FP64_RAND_V1(1) } }, 9988 9063 { /*src1 */ { FP64_V(0, 0x549270a11c760, 0x42c)/* 46807863534478.75*/, FP64_RAND_V0(0), FP64_RAND_V2(1), FP64_RAND_V2(1) } }, … … 9990 9065 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 9991 9066 /*128:out */ X86_MXCSR_XCPT_MASK, 9992 /*256:out */ -1, 9993 /*xcpt? */ false, false }, 9067 /*256:out */ -1 }, 9994 9068 { { /*src2 */ { FP64_V(0, 0x6fee0e4bd0000, 0x420)/* 12345678999.62500*/, FP64_RAND_V3(0), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, 9995 9069 { /*src1 */ { FP64_V(0, 0x3c30944926c00, 0x424)/*169753086244.84375*/, FP64_RAND_V2(0), FP64_RAND_V1(1), FP64_RAND_V3(1) } }, … … 9997 9071 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 9998 9072 /*128:out */ X86_MXCSR_XCPT_MASK, 9999 /*256:out */ -1, 10000 /*xcpt? */ false, false }, 9073 /*256:out */ -1 }, 10001 9074 { { /*src2 */ { FP64_NORM_MAX(1), FP64_RAND_V2(1), FP64_RAND_V2(1), FP64_RAND_V3(1) } }, 10002 9075 { /*src1 */ { FP64_NORM_MAX(0), FP64_RAND_V1(1), FP64_RAND_V0(0), FP64_RAND_V2(0) } }, … … 10004 9077 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 10005 9078 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 10006 /*256:out */ -1, 10007 /*xcpt? */ false, false }, 9079 /*256:out */ -1 }, 10008 9080 { { /*src2 */ { FP64_V(0, 0xbcd80e0108cc0, 0x42e)/*244555555308646.00*/, FP64_RAND_V2(0), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, 10009 9081 { /*src1 */ { FP64_V(0, 0x4da20a80c6990, 0x42e)/*183416666481484.50*/, FP64_RAND_V1(1), FP64_RAND_V2(1), FP64_RAND_V3(1) } }, … … 10011 9083 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 10012 9084 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 10013 /*256:out */ -1, 10014 /*xcpt? */ false, false }, 9085 /*256:out */ -1 }, 10015 9086 { { /*src2 */ { FP64_V(1, 0x68b83b1ed4000, 0x41e)/*-3025935759.4140625*/, FP64_RAND_V0(0), FP64_RAND_V1(0), FP64_RAND_V2(1) } }, 10016 9087 { /*src1 */ { FP64_V(0, 0x68b83b1ed4000, 0x41f)/* 6051871518.8281250*/, FP64_RAND_V2(0), FP64_RAND_V1(1), FP64_RAND_V3(1) } }, … … 10018 9089 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 10019 9090 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 10020 /*256:out */ -1, 10021 /*xcpt? */ false, false }, 9091 /*256:out */ -1 }, 10022 9092 { { /*src2 */ { FP64_V(0, 0xb88e0395d49b0, 0x42d)/*121098765432102.75*/, FP64_RAND_V3(0), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, 10023 9093 { /*src1 */ { FP64_V(0, 0x4a6a82b05f744, 0x42f)/*363296296296308.25*/, FP64_RAND_V1(1), FP64_RAND_V1(1), FP64_RAND_V3(0) } }, … … 10025 9095 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 10026 9096 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 10027 /*256:out */ -1, 10028 /*xcpt? */ false, false }, 9097 /*256:out */ -1 }, 10029 9098 { { /*src2 */ { FP64_1(0), FP64_0(0), FP64_NORM_SAFE_INT_MIN(0), FP64_NORM_MAX(1) } }, 10030 9099 { /*src1 */ { FP64_NORM_SAFE_INT_MAX(0), FP64_V(0, FP64_FRAC_NORM_MAX - 1, FP64_EXP_SAFE_INT_MAX), FP64_INF(1), FP64_NORM_SAFE_INT_MIN(1) } }, … … 10032 9101 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 10033 9102 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 10034 /*256:out */ -1, 10035 /*xcpt? */ false, false }, 9103 /*256:out */ -1 }, 10036 9104 { { /*src2 */ { FP64_NORM_V0(0), FP64_NORM_V1(1), FP64_NORM_V2(0), FP64_NORM_V3(1) } }, 10037 9105 { /*src1 */ { FP64_NORM_V0(0), FP64_SNAN(0), FP64_SNAN(1), FP64_QNAN(0) } }, … … 10039 9107 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 10040 9108 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 10041 /*256:out */ -1, 10042 /*xcpt? */ false, false }, 9109 /*256:out */ -1 }, 10043 9110 /* 10044 9111 * Denormals. … … 10050 9117 /*mxcsr:in */ 0, 10051 9118 /*128:out */ X86_MXCSR_DE, 10052 /*256:out */ -1, 10053 /*xcpt? */ true, true }, 9119 /*256:out */ -1 }, 10054 9120 { { /* DENORM_MAX / -0 = -INF &_ZE */ 10055 9121 /*src2 */ { FP64_0(1), FP64_0(0), FP64_DENORM_MIN(0), FP64_0(0) } }, … … 10058 9124 /*mxcsr:in */ 0, 10059 9125 /*128:out */ X86_MXCSR_ZE, 10060 /*256:out */ -1, 10061 /*xcpt? */ true, true }, 9126 /*256:out */ -1 }, 10062 9127 { { /* DENORM_MAX / -0 = INF &_ZE */ 10063 9128 /*src2 */ { FP64_0(1), FP64_0(0), FP64_DENORM_MIN(0), FP64_0(0) } }, … … 10066 9131 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 10067 9132 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_ZE, 10068 /*256:out */ -1, 10069 /*xcpt? */ false, false }, 9133 /*256:out */ -1 }, 10070 9134 { { /* -DENORM_MAX / DENORM_MIN = (-huge) &_DE */ 10071 9135 /*src2 */ { FP64_DENORM_MIN(0), FP64_0(0), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, … … 10074 9138 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 10075 9139 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP | X86_MXCSR_DE, 10076 /*256:out */ -1, 10077 /*xcpt? */ false, false }, 9140 /*256:out */ -1 }, 10078 9141 { { /* -DENORM_MAX / -DENORM_MIN = (huge) &_DE */ 10079 9142 /*src2 */ { FP64_DENORM_MIN(1), FP64_0(0), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, … … 10082 9145 /*mxcsr:in */ X86_MXCSR_RC_UP, 10083 9146 /*128:out */ X86_MXCSR_RC_UP | X86_MXCSR_DE, 10084 /*256:out */ -1, 10085 /*xcpt? */ true, true }, 9147 /*256:out */ -1 }, 10086 9148 { { /* -DENORM_MIN / DENORM_MAX = (-tiny) &_DE &_PE */ 10087 9149 /*src2 */ { FP64_DENORM_MAX(0), FP64_0(0), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, … … 10090 9152 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 10091 9153 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE | X86_MXCSR_PE, 10092 /*256:out */ -1, 10093 /*xcpt? */ false, false }, 9154 /*256:out */ -1 }, 10094 9155 { { /* -0 / DENORM_MIN = -0 &_DE */ 10095 9156 /*src2 */ { FP64_DENORM_MIN(0), FP64_0(0), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, … … 10098 9159 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 10099 9160 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 10100 /*256:out */ -1, 10101 /*xcpt? */ false, false }, 9161 /*256:out */ -1 }, 10102 9162 { { /* -0.25 / DENORM_MAX = (-HUGE) &_DE &_PE */ 10103 9163 /*src2 */ { FP64_DENORM_MAX(0), FP64_0(0), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, … … 10106 9166 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 10107 9167 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE | X86_MXCSR_PE, 10108 /*256:out */ -1, 10109 /*xcpt? */ false, false }, 9168 /*256:out */ -1 }, 10110 9169 { { /* 42.0 / DENORM_MIN = INF &_DE &_PE(if OM) &_OE */ 10111 9170 /*src2 */ { FP64_DENORM_MIN(0), FP64_0(0), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, … … 10114 9173 /*mxcsr:in */ X86_MXCSR_OM, 10115 9174 /*128:out */ X86_MXCSR_OM | X86_MXCSR_DE | X86_MXCSR_PE | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 10116 /*256:out */ -1, 10117 /*xcpt? */ false, false }, 9175 /*256:out */ -1 }, 10118 9176 { { /* 42.0 / DENORM_MIN = INF &_DE &_PE(if !DM) &_OE */ 10119 9177 /*src2 */ { FP64_DENORM_MIN(0), FP64_0(0), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, … … 10122 9180 /*mxcsr:in */ 0, 10123 9181 /*128:out */ X86_MXCSR_DE | X86_MXCSR_PE | X86_MXCSR_OE | BS3_MXCSR_DM_FIXED, 10124 /*256:out */ -1, 10125 /*xcpt? */ false, false }, 9182 /*256:out */ -1 }, 10126 9183 { { /* 42.0 / DENORM_MIN = INF &_DE &!_PE(if !OM && DM) &_OE */ 10127 9184 /*src2 */ { FP64_DENORM_MIN(0), FP64_0(0), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, … … 10130 9187 /*mxcsr:in */ X86_MXCSR_DM, 10131 9188 /*128:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_OE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_OM_FIXED, 10132 /*256:out */ -1, 10133 /*xcpt? */ false, false }, 9189 /*256:out */ -1 }, 10134 9190 { { /* ~DMASKED: 42.0 / DENORM_MIN = INF &_DE &_OE &!_PE(if !DM)*/ 10135 9191 /*src2 */ { FP64_DENORM_MIN(0), FP64_0(0), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, … … 10138 9194 /*mxcsr:in */ 0, 10139 9195 /*128:out */ X86_MXCSR_DE | X86_MXCSR_OE | BS3_MXCSR_DM_FIXED, 10140 /*256:out */ -1, 10141 /*xcpt? */ true, true }, 9196 /*256:out */ -1 }, 10142 9197 { { /* ~OMASKED: 42.0 / DENORM_MIN = INF &_DE &_OE &!_PE(if !OM)*/ 10143 9198 /*src2 */ { FP64_DENORM_MIN(0), FP64_0(0), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, … … 10146 9201 /*mxcsr:in */ 0, 10147 9202 /*128:out */ X86_MXCSR_DE | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 10148 /*256:out */ -1, 10149 /*xcpt? */ true, true }, 9203 /*256:out */ -1 }, 10150 9204 { { /* DOMASKED: 42.0 / DENORM_MIN = INF &_DE &_OE &_PE(if DM && OM) */ 10151 9205 /*src2 */ { FP64_DENORM_MIN(0), FP64_0(0), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, … … 10154 9208 /*mxcsr:in */ X86_MXCSR_DM | X86_MXCSR_OM, 10155 9209 /*128:out */ X86_MXCSR_DM | X86_MXCSR_OM | X86_MXCSR_DE | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_OM_FIXED, 10156 /*256:out */ -1, 10157 /*xcpt? */ true, true }, 9210 /*256:out */ -1 }, 10158 9211 { { /* DAZ: 42.0 / DENORM_MIN = INF &_ZE */ 10159 9212 /*src2 */ { FP64_DENORM_MIN(0), FP64_0(0), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, … … 10162 9215 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 10163 9216 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_ZE | X86_MXCSR_DAZ, 10164 /*256:out */ -1, 10165 /*xcpt? */ false, false }, 9217 /*256:out */ -1 }, 10166 9218 { { /* DENORM_MAX / -42.0 = -5e-310 &_DE &_PE(if UM) &_UE */ 10167 9219 /*src2 */ { FP64_V(1, 0x5000000000000, 0x404)/*-42.0*/, FP64_0(0), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, … … 10170 9222 /*mxcsr:in */ X86_MXCSR_UM, 10171 9223 /*128:out */ X86_MXCSR_UM | X86_MXCSR_DE | X86_MXCSR_PE | X86_MXCSR_UE | BS3_MXCSR_UM_FIXED, 10172 /*256:out */ -1, 10173 /*xcpt? */ false, false }, 9224 /*256:out */ -1 }, 10174 9225 { { /* DENORM_MAX / -42.0 = -5e-310 &_DE &_PE(if !DM) &_UE */ 10175 9226 /*src2 */ { FP64_V(1, 0x5000000000000, 0x404)/*-42.0*/, FP64_0(0), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, … … 10178 9229 /*mxcsr:in */ 0, 10179 9230 /*128:out */ X86_MXCSR_DE | X86_MXCSR_PE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED, 10180 /*256:out */ -1, 10181 /*xcpt? */ false, false }, 9231 /*256:out */ -1 }, 10182 9232 #ifdef TODO_X86_MXCSR_PE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_PE not set in 128:out */ 10183 9233 /*--|41*/{ { /* DENORM_MAX / -42.0 = -5e-310 &_DE &!_PE(if DM && !UM) &_UE */ … … 10187 9237 /*mxcsr:in */ X86_MXCSR_DM, 10188 9238 /*128:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_PE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 10189 /*256:out */ -1, 10190 /*xcpt? */ false, false }, 9239 /*256:out */ -1 }, 10191 9240 #endif /* TODO_X86_MXCSR_PE_IEM */ 10192 9241 /*41|42*/{ { /* UMASKED: DENORM_MAX / 42.0 = 5e-310 &_DE &_PE(if UM) &_UE */ … … 10196 9245 /*mxcsr:in */ X86_MXCSR_UM, 10197 9246 /*128:out */ X86_MXCSR_UM | X86_MXCSR_PE | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_UM_FIXED, 10198 /*256:out */ -1, 10199 /*xcpt? */ true, true }, 9247 /*256:out */ -1 }, 10200 9248 { { /* ~DMASKED: DENORM_MAX / 42.0 = 5e-310 &_DE &_PE(if !DM) &_UE */ 10201 9249 /*src2 */ { FP64_V(0, 0x5000000000000, 0x404)/*-42.0*/, FP64_0(0), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, … … 10204 9252 /*mxcsr:in */ 0, 10205 9253 /*128:out */ X86_MXCSR_PE | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED, 10206 /*256:out */ -1, 10207 /*xcpt? */ true, true }, 9254 /*256:out */ -1 }, 10208 9255 #ifdef TODO_X86_MXCSR_PE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_PE not set in 128:out */ 10209 9256 /*--|44*/{ { /* D~UMASKED: DENORM_MAX / 42.0 = 5e-310 &_DE &!_PE(if DM && !UM) &_UE */ … … 10213 9260 /*mxcsr:in */ X86_MXCSR_DM, 10214 9261 /*128:out */ X86_MXCSR_DM | X86_MXCSR_PE | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 10215 /*256:out */ -1, 10216 /*xcpt? */ true, true }, 9262 /*256:out */ -1 }, 10217 9263 #endif /* TODO_X86_MXCSR_PE_IEM */ 10218 9264 /*43|45*/{ { /* DAZ: DENORM_MAX / -42.0 = -0 &- */ … … 10222 9268 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 10223 9269 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 10224 /*256:out */ -1, 10225 /*xcpt? */ false, false }, 9270 /*256:out */ -1 }, 10226 9271 { { /* DAZ+FZ: DENORM_MAX / -42.0 = -0 &- */ 10227 9272 /*src2 */ { FP64_V(1, 0x5000000000000, 0x404)/*-42.0*/, FP64_0(0), FP64_RAND_V2(0), FP64_RAND_V1(1) } }, … … 10230 9275 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ, 10231 9276 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ, 10232 /*256:out */ -1, 10233 /*xcpt? */ false, false }, 9277 /*256:out */ -1 }, 10234 9278 /** @todo how to usefully test FZ, RC_{NEAREST,UP,DOWN,ZERO} ? */ 10235 9279 /* … … 10295 9339 /*mxcsr:in */ 0, 10296 9340 /*128:out */ 0, 10297 /*256:out */ 0, 10298 /*xcpt? */ false, false }, 9341 /*256:out */ 0 }, 10299 9342 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 10300 9343 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 10302 9345 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 10303 9346 /*128:out */ X86_MXCSR_RC_ZERO, 10304 /*256:out */ X86_MXCSR_RC_ZERO, 10305 /*xcpt? */ false, false }, 9347 /*256:out */ X86_MXCSR_RC_ZERO }, 10306 9348 { { /*src2 */ { FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(1) } }, 10307 9349 { /*src1 */ { FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(1) } }, … … 10309 9351 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 10310 9352 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 10311 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 10312 /*xcpt? */ false, false }, 9353 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO }, 10313 9354 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(1) } }, 10314 9355 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(1) } }, … … 10316 9357 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 10317 9358 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 10318 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 10319 /*xcpt? */ false, false }, 9359 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 10320 9360 { { /*src2 */ { FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1) } }, 10321 9361 { /*src1 */ { FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1) } }, … … 10323 9363 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 10324 9364 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 10325 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 10326 /*xcpt? */ false, false }, 9365 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 10327 9366 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(1), FP32_0(1) } }, 10328 9367 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(1) } }, … … 10330 9369 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 10331 9370 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 10332 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 10333 /*xcpt? */ false, false }, 9371 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 10334 9372 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(1), FP32_0(1) } }, 10335 9373 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(1) } }, … … 10337 9375 /*mxcsr:in */ X86_MXCSR_RC_DOWN, 10338 9376 /*128:out */ X86_MXCSR_RC_DOWN, 10339 /*256:out */ X86_MXCSR_RC_DOWN, 10340 /*xcpt? */ false, false }, 9377 /*256:out */ X86_MXCSR_RC_DOWN }, 10341 9378 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(1), FP32_0(1) } }, 10342 9379 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(1) } }, … … 10344 9381 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 10345 9382 /*128:out */ X86_MXCSR_RC_ZERO, 10346 /*256:out */ X86_MXCSR_RC_ZERO, 10347 /*xcpt? */ false, false }, 9383 /*256:out */ X86_MXCSR_RC_ZERO }, 10348 9384 /* 10349 9385 * Infinity. … … 10354 9390 /*mxcsr:in */ X86_MXCSR_IM, 10355 9391 /*128:out */ X86_MXCSR_IM | X86_MXCSR_IE, 10356 /*256:out */ X86_MXCSR_IM | X86_MXCSR_IE, 10357 /*xcpt? */ false, false }, 9392 /*256:out */ X86_MXCSR_IM | X86_MXCSR_IE }, 10358 9393 { { /*src2 */ { FP32_INF(0), FP32_INF(0), FP32_INF(0), FP32_INF(0), FP32_INF(1), FP32_INF(1), FP32_INF(1), FP32_INF(1) } }, 10359 9394 { /*src1 */ { FP32_INF(0), FP32_INF(0), FP32_INF(1), FP32_INF(1), FP32_INF(0), FP32_INF(0), FP32_INF(1), FP32_INF(1) } }, … … 10361 9396 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 10362 9397 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 10363 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 10364 /*xcpt? */ false, false }, 9398 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE }, 10365 9399 { { /*src2 */ { FP32_INF(0), FP32_INF(0), FP32_INF(0), FP32_INF(0), FP32_INF(1), FP32_INF(1), FP32_INF(1), FP32_INF(1) } }, 10366 9400 { /*src1 */ { FP32_INF(0), FP32_INF(0), FP32_INF(1), FP32_INF(1), FP32_INF(0), FP32_INF(0), FP32_INF(1), FP32_INF(1) } }, … … 10368 9402 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 10369 9403 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_IE, 10370 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_IE, 10371 /*xcpt? */ false, false }, 9404 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_IE }, 10372 9405 { { /*src2 */ { FP32_INF(0), FP32_INF(0), FP32_INF(0), FP32_INF(0), FP32_INF(1), FP32_INF(1), FP32_INF(1), FP32_INF(1) } }, 10373 9406 { /*src1 */ { FP32_INF(0), FP32_INF(0), FP32_INF(1), FP32_INF(1), FP32_INF(0), FP32_INF(0), FP32_INF(1), FP32_INF(1) } }, … … 10375 9408 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 10376 9409 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE, 10377 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE, 10378 /*xcpt? */ false, false }, 9410 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE }, 10379 9411 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(1), FP32_INF(1), FP32_INF(1), FP32_INF(1) } }, 10380 9412 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_INF(0), FP32_INF(0), FP32_INF(1), FP32_INF(1) } }, … … 10382 9414 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 10383 9415 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 10384 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE, 10385 /*xcpt? */ false, true }, 9416 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE }, 10386 9417 { { /*src2 */ { FP32_INF(0), FP32_0(0), FP32_0(0), FP32_INF(0), FP32_0(1), FP32_0(1), FP32_INF(1), FP32_INF(1) } }, 10387 9418 { /*src1 */ { FP32_0(0), FP32_INF(0), FP32_INF(1), FP32_0(1), FP32_INF(0), FP32_INF(0), FP32_0(1), FP32_0(1) } }, … … 10389 9420 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 10390 9421 /*128:out */ X86_MXCSR_XCPT_MASK, 10391 /*256:out */ X86_MXCSR_XCPT_MASK, 10392 /*xcpt? */ false, false }, 9422 /*256:out */ X86_MXCSR_XCPT_MASK }, 10393 9423 { { /*src2 */ { FP32_INF(0), FP32_NORM_V1(0), FP32_NORM_V2(0), FP32_INF(0), FP32_NORM_V3(1), FP32_NORM_V2(1), FP32_INF(1), FP32_INF(1) } }, 10394 9424 { /*src1 */ { FP32_NORM_V0(0), FP32_INF(0), FP32_INF(1), FP32_NORM_V3(1), FP32_INF(0), FP32_INF(0), FP32_NORM_V1(1), FP32_NORM_V0(1) } }, … … 10396 9426 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 10397 9427 /*128:out */ X86_MXCSR_XCPT_MASK, 10398 /*256:out */ X86_MXCSR_XCPT_MASK, 10399 /*xcpt? */ false, false }, 9428 /*256:out */ X86_MXCSR_XCPT_MASK }, 10400 9429 { { /*src2 */ { FP32_NORM_V7(0), FP32_NORM_V6(0), FP32_NORM_V5(0), FP32_NORM_V4(0), FP32_NORM_V3(1), FP32_NORM_V2(1), FP32_NORM_V1(1), FP32_NORM_V0(1) } }, 10401 9430 { /*src1 */ { FP32_INF(0), FP32_INF(0), FP32_INF(1), FP32_INF(1), FP32_INF(0), FP32_INF(0), FP32_INF(1), FP32_INF(1) } }, … … 10403 9432 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 10404 9433 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 10405 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 10406 /*xcpt? */ false, false }, 9434 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO }, 10407 9435 /* 10408 9436 * Overflow, Precision. … … 10413 9441 /*mxcsr:in */ 0, 10414 9442 /*128:out */ 0, 10415 /*256:out */ X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 10416 /*xcpt? */ false, true }, 9443 /*256:out */ X86_MXCSR_OE | BS3_MXCSR_OM_FIXED }, 10417 9444 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(1), FP32_0(0), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, 10418 9445 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_NORM_MAX(1), FP32_0(0), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, … … 10420 9447 /*mxcsr:in */ X86_MXCSR_OM, 10421 9448 /*128:out */ X86_MXCSR_OM, 10422 /*256:out */ X86_MXCSR_OM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 10423 /*xcpt? */ false, true }, 9449 /*256:out */ X86_MXCSR_OM | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 10424 9450 { { /*src2 */ { FP32_NORM_MIN(0), FP32_NORM_MAX(0), FP32_1(0), FP32_NORM_MAX(1), FP32_NORM_MAX(0), FP32_1(0), FP32_0(0), FP32_NORM_MAX(0) } }, 10425 9451 { /*src1 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_2(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_1(0), FP32_NORM_V7(1), FP32_NORM_MAX(0) } }, … … 10427 9453 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO, 10428 9454 /*128:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE, 10429 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE, 10430 /*xcpt? */ false, false }, 9455 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE }, 10431 9456 { { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_MIN(1), FP32_NORM_V3(0), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MIN(1), FP32_0(0), FP32_NORM_MAX(0) } }, 10432 9457 { /*src1 */ { FP32_NORM_MAX(0), FP32_NORM_MIN(1), FP32_NORM_V3(0), FP32_NORM_MAX(0), FP32_NORM_MIN(0), FP32_NORM_MIN(1), FP32_0(0), FP32_NORM_MAX(0) } }, … … 10434 9459 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 10435 9460 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 10436 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE, 10437 /*xcpt? */ false, false }, 9461 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE }, 10438 9462 { { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_MIN(1), FP32_NORM_V3(0), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MIN(1), FP32_0(0), FP32_NORM_MAX(0) } }, 10439 9463 { /*src1 */ { FP32_NORM_MAX(0), FP32_NORM_MIN(1), FP32_NORM_V3(0), FP32_NORM_MAX(0), FP32_NORM_MIN(0), FP32_NORM_MIN(1), FP32_0(0), FP32_NORM_MAX(0) } }, … … 10441 9465 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 10442 9466 /*128:out */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 10443 /*256:out */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE, 10444 /*xcpt? */ false, false }, 9467 /*256:out */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE }, 10445 9468 { { /*src2 */ { FP32_NORM_MIN(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_0(0), FP32_0(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MIN(1) } }, 10446 9469 { /*src1 */ { FP32_NORM_MIN(1), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_0(0), FP32_0(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0), FP32_NORM_MIN(1) } }, … … 10448 9471 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 10449 9472 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 10450 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 10451 /*xcpt? */ false, false }, 9473 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED }, 10452 9474 { { /*src2 */ { FP32_NORM_MIN(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_0(0), FP32_0(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MIN(1) } }, 10453 9475 { /*src1 */ { FP32_NORM_MIN(1), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_0(0), FP32_0(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0), FP32_NORM_MIN(1) } }, … … 10455 9477 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 10456 9478 /*128:out */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 10457 /*256:out */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 10458 /*xcpt? */ false, false }, 9479 /*256:out */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 10459 9480 { { /*src2 */ { FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, 10460 9481 { /*src1 */ { FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, … … 10462 9483 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ, 10463 9484 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ, 10464 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 10465 /*xcpt? */ false, true }, 9485 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED }, 10466 9486 { { /*src2 */ { FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, 10467 9487 { /*src1 */ { FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, … … 10469 9489 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ, 10470 9490 /*128:out */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ, 10471 /*256:out */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 10472 /*xcpt? */ false, true }, 9491 /*256:out */ X86_MXCSR_OM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 10473 9492 { { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, 10474 9493 { /*src1 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, … … 10476 9495 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 10477 9496 /*128:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 10478 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED, 10479 /*xcpt? */ false, false }, 9497 /*256:out */ X86_MXCSR_RC_ZERO | X86_MXCSR_OE | BS3_MXCSR_OM_FIXED }, 10480 9498 { { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, 10481 9499 { /*src1 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1), FP32_NORM_MAX(0) } }, … … 10483 9501 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO, 10484 9502 /*128:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 10485 /*256:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED, 10486 /*xcpt? */ false, false }, 9503 /*256:out */ X86_MXCSR_OM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_OM_FIXED }, 10487 9504 { { /*src2 */ { FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_MAX(0), FP32_0(0), FP32_NORM_SAFE_INT_MAX(1), FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_MAX(0), FP32_0(0), FP32_NORM_SAFE_INT_MAX(1) } }, 10488 9505 { /*src1 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_NORM_MAX(1), FP32_0(0), FP32_NORM_SAFE_INT_MAX(1), FP32_NORM_SAFE_INT_MAX(0), FP32_NORM_MAX(1), FP32_0(0), FP32_NORM_SAFE_INT_MAX(1) } }, … … 10490 9507 /*mxcsr:in */ 0, 10491 9508 /*128:out */ X86_MXCSR_PE, 10492 /*256:out */ X86_MXCSR_PE, 10493 /*xcpt? */ true, true }, 9509 /*256:out */ X86_MXCSR_PE }, 10494 9510 /* 10495 9511 * Normals. … … 10500 9516 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 10501 9517 /*128:out */ X86_MXCSR_XCPT_MASK, 10502 /*256:out */ X86_MXCSR_XCPT_MASK, 10503 /*xcpt? */ false, false }, 9518 /*256:out */ X86_MXCSR_XCPT_MASK }, 10504 9519 { { /*src2 */ { FP32_V(0, 0x5ca5b8, 0x93)/*1807543*/, FP32_V(0, 0x5ca5b8, 0x93)/*1807543*/, FP32_V(0, 0x600000, 0x81)/* 7*/, FP32_V(0, 0x5c0000, 0x84)/*55*/, FP32_V(0, 0x534000, 0x86)/*211.25*/, FP32_V(0, 0x2514d6, 0x93)/*1352346.75*/, FP32_V(0, 0x7c9000, 0x88)/* 1010.25*/, FP32_V(0, 0x534000, 0x86)/*211.25*/ } }, 10505 9520 { /*src1 */ { FP32_V(0, 0x669050, 0x93)/*1888778*/, FP32_V(0, 0x1ea980, 0x8f)/* 81235*/, FP32_V(0, 0x780000, 0x84)/*62*/, FP32_V(0, 0x600000, 0x81)/* 7*/, FP32_1(0) /* 1.00*/, FP32_V(0, 0x7c9000, 0x88)/* 1010.25*/, FP32_V(0, 0x253468, 0x93)/*1353357.00*/, FP32_1(1) /*- 1.00*/ } }, … … 10507 9522 /*mxcsr:in */ 0, 10508 9523 /*128:out */ 0, 10509 /*256:out */ 0, 10510 /*xcpt? */ false, false }, 9524 /*256:out */ 0 }, 10511 9525 { { /*src2 */ { FP32_V(0, 0x6cb99c, 0x97)/*31028024*/, FP32_V(0, 0x74429f, 0x97)/*32015678*/, FP32_V(1, 0x3c614e, 0x96)/*-12345678*/, FP32_V(0, 0x3c614e, 0x96)/*12345678*/, FP32_V(0, 0x712060, 0x92)/* 987654*/, FP32_V(0, 0x74429f, 0x97)/*32015678*/, FP32_V(0, 0x2514d6, 0x93)/* 1352346.75*/, FP32_V(0, 0x3c614e, 0x96)/*12345678*/ } }, 10512 9526 { /*src1 */ { FP32_V(0, 0x74429f, 0x97)/*32015678*/, FP32_V(1, 0x712060, 0x92)/*- 987654*/, FP32_V(0, 0x3c614e, 0x96)/* 12345678*/, FP32_V(0, 0x3c614e, 0x96)/*12345678*/, FP32_V(0, 0x74429f, 0x97)/*32015678*/, FP32_V(1, 0x712060, 0x92)/*- 987654*/, FP32_V(1, 0x7c9000, 0x88)/* -1010.25*/, FP32_V(0, 0x3c614e, 0x96)/*12345678*/ } }, … … 10514 9528 /*mxcsr:in */ X86_MXCSR_FZ, 10515 9529 /*128:out */ X86_MXCSR_FZ, 10516 /*256:out */ X86_MXCSR_FZ, 10517 /*xcpt? */ false, false }, 9530 /*256:out */ X86_MXCSR_FZ }, 10518 9531 { { /*src2 */ { FP32_1(0), FP32_V(0, FP32_FRAC_NORM_MAX - 1, FP32_EXP_SAFE_INT_MAX), FP32_1(1), FP32_NORM_SAFE_INT_MAX(0), FP32_1(1), FP32_V(0, FP32_FRAC_NORM_MAX - 1, FP32_EXP_SAFE_INT_MAX), FP32_NORM_SAFE_INT_MAX(0), FP32_NORM_SAFE_INT_MAX(0) } }, 10519 9532 { /*src1 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_1(0), FP32_V(0, FP32_FRAC_NORM_MAX - 1, FP32_EXP_SAFE_INT_MAX), FP32_1(1), FP32_V(0, FP32_FRAC_NORM_MAX - 1, FP32_EXP_SAFE_INT_MAX), FP32_1(0), FP32_V(0, 0, FP32_EXP_SAFE_INT_MAX + 1), FP32_1(1) } }, … … 10521 9534 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 10522 9535 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 10523 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 10524 /*xcpt? */ false, false }, 9536 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_UP }, 10525 9537 { { /*src2 */ { FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_SAFE_INT_MIN(0), FP32_0(0), FP32_0(0), FP32_NORM_SAFE_INT_MIN(0), FP32_1(0), FP32_NORM_SAFE_INT_MIN(0) } }, 10526 9538 { /*src1 */ { FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_SAFE_INT_MIN(1), FP32_V(0, 0, FP32_EXP_SAFE_INT_MIN + 1), FP32_NORM_SAFE_INT_MIN(1), FP32_NORM_SAFE_INT_MIN(1), FP32_0(0), FP32_NORM_SAFE_INT_MAX(1), FP32_NORM_SAFE_INT_MIN(0) } }, … … 10528 9540 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 10529 9541 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 10530 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 10531 /*xcpt? */ false, false }, 9542 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 10532 9543 { { /*src2 */ { FP32_V(0, 0x3ce348, 0x90)/*193421.125*/, FP32_V(0, 0x600000, 0x7e)/* 0.875*/, FP32_V(1, 0x0a19f0, 0x8f)/*-70707.875*/, FP32_V(0, 0x3ce348, 0x90)/*193421.125*/, FP32_V(0, 0x00c6d3, 0x94)/*2109876.75*/, FP32_V(0, 0x6423f2, 0x92)/*934463.125*/, FP32_V(0, 0x316740, 0x8e)/* 45415.25*/, FP32_V(0, 0x16b43a, 0x93)/*1234567.25*/ } }, 10533 9544 { /*src1 */ { FP32_V(0, 0x10c030, 0x92)/*592899.000*/, FP32_V(0, 0x769b50, 0x92)/*1010101.000*/, FP32_V(0, 0x52e0b4, 0x92)/*863755.250*/, FP32_V(0, 0x430ebc, 0x91)/*399477.875*/, FP32_V(0, 0x4c20f0, 0x94)/*3344444.00*/, FP32_V(1, 0x0a19f0, 0x8f)/*-70707.875*/, FP32_V(0, 0x792318, 0x91)/*510232.75*/, FP32_V(0, 0x00c6d3, 0x94)/*2109876.75*/ } }, … … 10535 9546 /*mxcsr:in */ X86_MXCSR_RC_DOWN, 10536 9547 /*128:out */ X86_MXCSR_RC_DOWN, 10537 /*256:out */ X86_MXCSR_RC_DOWN, 10538 /*xcpt? */ false, false }, 9548 /*256:out */ X86_MXCSR_RC_DOWN }, 10539 9549 /** @todo More Normals. */ 10540 9550 /* … … 10546 9556 /*mxcsr:in */ 0, 10547 9557 /*128:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 10548 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 10549 /*xcpt? */ false, false }, 9558 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED }, 10550 9559 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 128:out or 256:out */ 10551 9560 /*--|35*/{ { /*src2 */ { FP32_DENORM_MAX(0), FP32_0(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(1), FP32_0(0), FP32_0(0) } }, … … 10554 9563 /*mxcsr:in */ X86_MXCSR_DM, 10555 9564 /*128:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 10556 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 10557 /*xcpt? */ false, false }, 9565 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 10558 9566 #endif /* TODO_X86_MXCSR_UE_IEM */ 10559 9567 /*35|36*/{ { /*src2 */ { FP32_DENORM_MAX(0), FP32_0(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(1), FP32_0(0), FP32_0(0) } }, … … 10562 9570 /*mxcsr:in */ X86_MXCSR_UM, 10563 9571 /*128:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 10564 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 10565 /*xcpt? */ false, false }, 9572 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED }, 10566 9573 { { /*src2 */ { FP32_DENORM_MAX(0), FP32_0(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(1), FP32_0(0), FP32_0(0) } }, 10567 9574 { /*src1 */ { FP32_0(0), FP32_DENORM_MAX(1), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_DENORM_MAX(1), FP32_DENORM_MAX(0), FP32_DENORM_MAX(1) } }, … … 10569 9576 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 10570 9577 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_UM_FIXED, 10571 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_UM_FIXED, 10572 /*xcpt? */ true, true }, 9578 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_UM_FIXED }, 10573 9579 { { /*src2 */ { FP32_DENORM_MAX(0), FP32_0(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(1), FP32_0(0), FP32_0(0) } }, 10574 9580 { /*src1 */ { FP32_0(0), FP32_DENORM_MAX(1), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_DENORM_MAX(1), FP32_DENORM_MAX(0), FP32_DENORM_MAX(1) } }, … … 10576 9582 /*mxcsr:in */ X86_MXCSR_UM | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 10577 9583 /*128:out */ X86_MXCSR_UM | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_DE | X86_MXCSR_UE | X86_MXCSR_PE | BS3_MXCSR_UM_FIXED, 10578 /*256:out */ X86_MXCSR_UM | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_DE | X86_MXCSR_UE | X86_MXCSR_PE | BS3_MXCSR_UM_FIXED, 10579 /*xcpt? */ true, true }, 9584 /*256:out */ X86_MXCSR_UM | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_DE | X86_MXCSR_UE | X86_MXCSR_PE | BS3_MXCSR_UM_FIXED }, 10580 9585 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0)} }, 10581 9586 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0)} }, … … 10583 9588 /*mxcsr:in */ 0, 10584 9589 /*128:out */ 0, 10585 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED, 10586 /*xcpt? */ false, false }, 9590 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED }, 10587 9591 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 256:out */ 10588 9592 /*--|40*/{ { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0)} }, … … 10591 9595 /*mxcsr:in */ X86_MXCSR_DM, 10592 9596 /*128:out */ X86_MXCSR_DM, 10593 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 10594 /*xcpt? */ false, false }, 9597 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 10595 9598 #endif /* TODO_X86_MXCSR_UE_IEM */ 10596 9599 /*39|41*/{ { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0)} }, … … 10599 9602 /*mxcsr:in */ X86_MXCSR_UM, 10600 9603 /*128:out */ X86_MXCSR_UM, 10601 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 10602 /*xcpt? */ false, false }, 9604 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED }, 10603 9605 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0) } }, 10604 9606 { /*src1 */ { FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0) } }, … … 10606 9608 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 10607 9609 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 10608 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 10609 /*xcpt? */ false, false }, 9610 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP }, 10610 9611 { { /*src2 */ { FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0) } }, 10611 9612 { /*src1 */ { FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0) } }, … … 10613 9614 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 10614 9615 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 10615 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 10616 /*xcpt? */ false, false }, 9616 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ }, 10617 9617 { { /*src2 */ { FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0) } }, 10618 9618 { /*src1 */ { FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0) } }, … … 10620 9620 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 10621 9621 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 10622 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 10623 /*xcpt? */ false, false }, 9622 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 10624 9623 { { /*src2 */ { FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0) } }, 10625 9624 { /*src1 */ { FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0) } }, … … 10627 9626 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 10628 9627 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 10629 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 10630 /*xcpt? */ false, false }, 9628 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 10631 9629 { { /*src2 */ { FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0) } }, 10632 9630 { /*src1 */ { FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0) } }, … … 10634 9632 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_DOWN, 10635 9633 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_DOWN, 10636 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_DOWN, 10637 /*xcpt? */ false, false }, 9634 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_DOWN }, 10638 9635 /** @todo More Denormals. */ 10639 9636 /* … … 10710 9707 /*mxcsr:in */ 0, 10711 9708 /*128:out */ 0, 10712 /*256:out */ 0, 10713 /*xcpt? */ false, false }, 9709 /*256:out */ 0 }, 10714 9710 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, 10715 9711 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 10717 9713 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 10718 9714 /*128:out */ X86_MXCSR_RC_ZERO, 10719 /*256:out */ X86_MXCSR_RC_ZERO, 10720 /*xcpt? */ false, false }, 9715 /*256:out */ X86_MXCSR_RC_ZERO }, 10721 9716 { { /*src2 */ { FP64_0(1), FP64_0(0), FP64_0(0), FP64_0(0) } }, 10722 9717 { /*src1 */ { FP64_0(1), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 10724 9719 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 10725 9720 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 10726 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 10727 /*xcpt? */ false, false }, 9721 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO }, 10728 9722 { { /*src2 */ { FP64_0(0), FP64_0(1), FP64_0(0), FP64_0(1) } }, 10729 9723 { /*src1 */ { FP64_0(1), FP64_0(0), FP64_0(1), FP64_0(0) } }, … … 10731 9725 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 10732 9726 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 10733 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 10734 /*xcpt? */ false, false }, 9727 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 10735 9728 { { /*src2 */ { FP64_0(1), FP64_0(0), FP64_0(1), FP64_0(0) } }, 10736 9729 { /*src1 */ { FP64_0(0), FP64_0(1), FP64_0(0), FP64_0(1) } }, … … 10738 9731 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 10739 9732 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 10740 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 10741 /*xcpt? */ false, false }, 9733 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 10742 9734 { { /*src2 */ { FP64_0(0), FP64_0(1), FP64_0(0), FP64_0(1) } }, 10743 9735 { /*src1 */ { FP64_0(0), FP64_0(1), FP64_0(0), FP64_0(1) } }, … … 10745 9737 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 10746 9738 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 10747 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 10748 /*xcpt? */ false, false }, 9739 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 10749 9740 { { /*src2 */ { FP64_0(1), FP64_0(1), FP64_0(1), FP64_0(1) } }, 10750 9741 { /*src1 */ { FP64_0(1), FP64_0(1), FP64_0(1), FP64_0(1) } }, … … 10752 9743 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 10753 9744 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 10754 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 10755 /*xcpt? */ false, false }, 9745 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 10756 9746 { { /*src2 */ { FP64_0(0), FP64_0(1), FP64_0(1), FP64_0(1) } }, 10757 9747 { /*src1 */ { FP64_0(1), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 10759 9749 /*mxcsr:in */ X86_MXCSR_RC_DOWN, 10760 9750 /*128:out */ X86_MXCSR_RC_DOWN, 10761 /*256:out */ X86_MXCSR_RC_DOWN, 10762 /*xcpt? */ false, false }, 9751 /*256:out */ X86_MXCSR_RC_DOWN }, 10763 9752 { { /*src2 */ { FP64_0(1), FP64_0(0), FP64_0(1), FP64_0(1) } }, 10764 9753 { /*src1 */ { FP64_0(0), FP64_0(1), FP64_0(0), FP64_0(1) } }, … … 10766 9755 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 10767 9756 /*128:out */ X86_MXCSR_RC_ZERO, 10768 /*256:out */ X86_MXCSR_RC_ZERO, 10769 /*xcpt? */ false, false }, 9757 /*256:out */ X86_MXCSR_RC_ZERO }, 10770 9758 /* 10771 9759 * Infinity. … … 10776 9764 /*mxcsr:in */ X86_MXCSR_IM, 10777 9765 /*128:out */ X86_MXCSR_IM | X86_MXCSR_IE, 10778 /*256:out */ X86_MXCSR_IM | X86_MXCSR_IE, 10779 /*xcpt? */ false, false }, 9766 /*256:out */ X86_MXCSR_IM | X86_MXCSR_IE }, 10780 9767 { { /*src2 */ { FP64_INF(0), FP64_QNAN(1), FP64_QNAN(1), FP64_INF(1) } }, 10781 9768 { /*src1 */ { FP64_INF(0), FP64_QNAN(1), FP64_QNAN(1), FP64_INF(1) } }, … … 10783 9770 /*mxcsr:in */ X86_MXCSR_IM, 10784 9771 /*128:out */ X86_MXCSR_IM | X86_MXCSR_IE, 10785 /*256:out */ X86_MXCSR_IM | X86_MXCSR_IE, 10786 /*xcpt? */ false, false }, 9772 /*256:out */ X86_MXCSR_IM | X86_MXCSR_IE }, 10787 9773 { { /*src2 */ { FP64_INF(0), FP64_INF(0), FP64_INF(0), FP64_INF(0) } }, 10788 9774 { /*src1 */ { FP64_INF(0), FP64_INF(0), FP64_INF(1), FP64_INF(1) } }, … … 10790 9776 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 10791 9777 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 10792 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 10793 /*xcpt? */ false, false }, 9778 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE }, 10794 9779 { { /*src2 */ { FP64_INF(1), FP64_INF(1), FP64_INF(1), FP64_INF(1) } }, 10795 9780 { /*src1 */ { FP64_INF(0), FP64_INF(0), FP64_INF(1), FP64_INF(1) } }, … … 10797 9782 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 10798 9783 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 10799 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE, 10800 /*xcpt? */ false, false }, 9784 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_IE }, 10801 9785 { { /*src2 */ { FP64_INF(0), FP64_INF(0), FP64_INF(0), FP64_INF(0) } }, 10802 9786 { /*src1 */ { FP64_INF(0), FP64_INF(0), FP64_INF(1), FP64_INF(1) } }, … … 10804 9788 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 10805 9789 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_IE, 10806 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_IE, 10807 /*xcpt? */ false, false }, 9790 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_IE }, 10808 9791 { { /*src2 */ { FP64_INF(1), FP64_INF(1), FP64_INF(1), FP64_INF(1) } }, 10809 9792 { /*src1 */ { FP64_INF(0), FP64_INF(0), FP64_INF(1), FP64_INF(1) } }, … … 10811 9794 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 10812 9795 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_IE, 10813 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_IE, 10814 /*xcpt? */ false, false }, 9796 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_IE }, 10815 9797 { { /*src2 */ { FP64_INF(0), FP64_INF(0), FP64_INF(0), FP64_INF(0) } }, 10816 9798 { /*src1 */ { FP64_INF(0), FP64_INF(0), FP64_INF(1), FP64_INF(1) } }, … … 10818 9800 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 10819 9801 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE, 10820 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE, 10821 /*xcpt? */ false, false }, 9802 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE }, 10822 9803 { { /*src2 */ { FP64_INF(1), FP64_INF(1), FP64_INF(1), FP64_INF(1) } }, 10823 9804 { /*src1 */ { FP64_INF(0), FP64_INF(0), FP64_INF(1), FP64_INF(1) } }, … … 10825 9806 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 10826 9807 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE, 10827 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE, 10828 /*xcpt? */ false, false }, 9808 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE }, 10829 9809 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_INF(1), FP64_INF(1) } }, 10830 9810 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_INF(0), FP64_INF(0) } }, … … 10832 9812 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 10833 9813 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 10834 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE, 10835 /*xcpt? */ false, true }, 9814 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_IE }, 10836 9815 { { /*src2 */ { FP64_INF(0), FP64_0(0), FP64_0(1), FP64_0(1) } }, 10837 9816 { /*src1 */ { FP64_0(0), FP64_INF(0), FP64_INF(0), FP64_INF(0) } }, … … 10839 9818 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 10840 9819 /*128:out */ X86_MXCSR_XCPT_MASK, 10841 /*256:out */ X86_MXCSR_XCPT_MASK, 10842 /*xcpt? */ false, false }, 9820 /*256:out */ X86_MXCSR_XCPT_MASK }, 10843 9821 { { /*src2 */ { FP64_INF(0), FP64_NORM_V1(0), FP64_INF(1), FP64_INF(1) } }, 10844 9822 { /*src1 */ { FP64_NORM_V0(0), FP64_INF(0), FP64_NORM_V1(1), FP64_NORM_V0(1) } }, … … 10846 9824 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 10847 9825 /*128:out */ X86_MXCSR_XCPT_MASK, 10848 /*256:out */ X86_MXCSR_XCPT_MASK, 10849 /*xcpt? */ false, false }, 9826 /*256:out */ X86_MXCSR_XCPT_MASK }, 10850 9827 { { /*src2 */ { FP64_NORM_V3(0), FP64_NORM_V3(0), FP64_NORM_V1(1), FP64_NORM_V0(1) } }, 10851 9828 { /*src1 */ { FP64_INF(0), FP64_INF(0), FP64_INF(1), FP64_INF(1) } }, … … 10853 9830 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 10854 9831 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 10855 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO, 10856 /*xcpt? */ false, false }, 9832 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_ZERO }, 10857 9833 /* 10858 9834 * Overflow, Precision. … … 10863 9839 /*mxcsr:in */ 0, 10864 9840 /*128:out */ 0, 10865 /*256:out */ X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY, 10866 /*xcpt? */ false, true }, 9841 /*256:out */ X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY }, 10867 9842 { { /*src2 */ { FP64_NORM_MIN(0), FP64_NORM_MAX(0), FP64_1(0), FP64_NORM_MAX(1) } }, 10868 9843 { /*src1 */ { FP64_NORM_MAX(0), FP64_NORM_MAX(0), FP64_2(0), FP64_NORM_MAX(1) } }, … … 10870 9845 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO, 10871 9846 /*128:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE, 10872 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE, 10873 /*xcpt? */ false, false }, 9847 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE }, 10874 9848 { { /*src2 */ { FP64_NORM_MAX(0), FP64_1(0), FP64_0(0), FP64_NORM_MAX(0) } }, 10875 9849 { /*src1 */ { FP64_NORM_MAX(1), FP64_1(0), FP64_NORM_V3(1), FP64_NORM_MAX(0) } }, … … 10877 9851 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO, 10878 9852 /*128:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY, 10879 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY, 10880 /*xcpt? */ false, false }, 9853 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY }, 10881 9854 { { /*src2 */ { FP64_NORM_MAX(0), FP64_NORM_MIN(1), FP64_NORM_V3(0), FP64_NORM_MAX(0) } }, 10882 9855 { /*src1 */ { FP64_NORM_MAX(0), FP64_NORM_MIN(1), FP64_NORM_V3(0), FP64_NORM_MAX(0) } }, … … 10884 9857 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 10885 9858 /*128:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 10886 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY, 10887 /*xcpt? */ false, false }, 9859 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY }, 10888 9860 { { /*src2 */ { FP64_NORM_MAX(0), FP64_NORM_MIN(1), FP64_0(0), FP64_NORM_MAX(0) } }, 10889 9861 { /*src1 */ { FP64_NORM_MIN(0), FP64_NORM_MIN(1), FP64_0(0), FP64_NORM_MAX(0) } }, … … 10891 9863 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 10892 9864 /*128:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_PE, 10893 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE, 10894 /*xcpt? */ false, false }, 9865 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE }, 10895 9866 { { /*src2 */ { FP64_NORM_MIN(1), FP64_NORM_MAX(0), FP64_NORM_MAX(0), FP64_NORM_V2(1) } }, 10896 9867 { /*src1 */ { FP64_NORM_MIN(1), FP64_NORM_MAX(0), FP64_NORM_MAX(1), FP64_0(0) } }, … … 10898 9869 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 10899 9870 /*128:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY, 10900 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY, 10901 /*xcpt? */ false, false }, 9871 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY }, 10902 9872 { { /*src2 */ { FP64_NORM_MAX(0), FP64_NORM_MAX(1), FP64_NORM_MAX(1), FP64_NORM_MAX(0) } }, 10903 9873 { /*src1 */ { FP64_NORM_MAX(0), FP64_NORM_MAX(1), FP64_NORM_MAX(1), FP64_NORM_MAX(0) } }, … … 10905 9875 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ, 10906 9876 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY, 10907 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY, 10908 /*xcpt? */ true, true }, 9877 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY }, 10909 9878 { { /*src2 */ { FP64_NORM_MAX(0), FP64_NORM_MAX(1), FP64_NORM_MAX(1), FP64_NORM_MAX(0) } }, 10910 9879 { /*src1 */ { FP64_NORM_MAX(0), FP64_NORM_MAX(1), FP64_NORM_MAX(1), FP64_NORM_MAX(0) } }, … … 10912 9881 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO, 10913 9882 /*128:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY, 10914 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY, 10915 /*xcpt? */ false, false }, 9883 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY }, 10916 9884 { { /*src2 */ { FP64_NORM_MAX(0), FP64_NORM_MAX(1), FP64_NORM_MAX(1), FP64_NORM_MAX(0) } }, 10917 9885 { /*src1 */ { FP64_NORM_MAX(0), FP64_NORM_MAX(1), FP64_NORM_MAX(1), FP64_NORM_MAX(0) } }, … … 10919 9887 /*mxcsr:in */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_UP, 10920 9888 /*128:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY, 10921 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY, 10922 /*xcpt? */ false, false }, 9889 /*256:out */ X86_MXCSR_OM | X86_MXCSR_PM | X86_MXCSR_RC_UP | X86_MXCSR_OE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY }, 10923 9890 { { /*src2 */ { FP64_NORM_SAFE_INT_MIN(0), FP64_NORM_MAX(0), FP64_0(0), FP64_NORM_SAFE_INT_MAX(1) } }, 10924 9891 { /*src1 */ { FP64_NORM_SAFE_INT_MAX(0), FP64_NORM_MAX(1), FP64_0(0), FP64_NORM_SAFE_INT_MAX(1) } }, … … 10926 9893 /*mxcsr:in */ 0, 10927 9894 /*128:out */ X86_MXCSR_PE, 10928 /*256:out */ X86_MXCSR_PE, 10929 /*xcpt? */ true, true }, 9895 /*256:out */ X86_MXCSR_PE }, 10930 9896 /* 10931 9897 * Normals. … … 10936 9902 /*mxcsr:in */ 0, 10937 9903 /*128:out */ 0, 10938 /*256:out */ 0, 10939 /*xcpt? */ false, false }, 9904 /*256:out */ 0 }, 10940 9905 { { /*src2 */ { FP64_V(0, 0, 0x409)/*1024*/, FP64_V(0, 0, 0x409)/*1024*/, FP64_V(1, 0xc000000000000, 0x401)/* 7*/, FP64_V(0, 0xb800000000000, 0x404)/*55*/ } }, 10941 9906 { /*src1 */ { FP64_V(0, 0x8000000000000, 0x409)/*1536*/, FP64_V(0, 0, 0x408)/* 512*/, FP64_V(0, 0xb800000000000, 0x404)/*55*/, FP64_V(0, 0xc000000000000, 0x401)/* 7*/ } }, … … 10943 9908 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 10944 9909 /*128:out */ X86_MXCSR_XCPT_MASK, 10945 /*256:out */ X86_MXCSR_XCPT_MASK, 10946 /*xcpt? */ false, false }, 9910 /*256:out */ X86_MXCSR_XCPT_MASK }, 10947 9911 { { /*src2 */ { FP64_V(0, 0x9000000000000, 0x405)/* 100*/, FP64_V(0, 0xd6f3458800000, 0x41c)/*987654321*/, FP64_V(0, 0xd6eca42000000, 0x419)/* 123450000.5*/, FP64_V(0, 0xcf0033a34f337, 0x432)/*4072598000007579.5*/ } }, 10948 9912 { /*src1 */ { FP64_V(0, 0xd6f3458800000, 0x41c)/*987654321*/, FP64_V(1, 0x9000000000000, 0x405)/* -100*/, FP64_V(0, 0xcf00348ec5858, 0x432)/*4072598123457580.0*/, FP64_V(0, 0xd6eca42000000, 0x419)/* 123450000.5*/ } }, … … 10950 9914 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 10951 9915 /*128:out */ X86_MXCSR_XCPT_MASK, 10952 /*256:out */ X86_MXCSR_XCPT_MASK, 10953 /*xcpt? */ false, false }, 9916 /*256:out */ X86_MXCSR_XCPT_MASK }, 10954 9917 { { /*src2 */ { FP64_V(0, FP64_FRAC_NORM_MAX - 1, FP64_EXP_SAFE_INT_MAX), FP64_V(0, FP64_FRAC_NORM_MAX - 1, FP64_EXP_SAFE_INT_MAX), FP64_NORM_SAFE_INT_MAX(0), FP64_NORM_SAFE_INT_MAX(0) } }, 10955 9918 { /*src1 */ { FP64_NORM_SAFE_INT_MAX(0), FP64_1(0), FP64_1(0), FP64_1(1) } }, … … 10957 9920 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 10958 9921 /*128:out */ X86_MXCSR_XCPT_MASK, 10959 /*256:out */ X86_MXCSR_XCPT_MASK, 10960 /*xcpt? */ false, false }, 9922 /*256:out */ X86_MXCSR_XCPT_MASK }, 10961 9923 { { /*src2 */ { FP64_1(0), FP64_NORM_SAFE_INT_MAX(0), FP64_1(1), FP64_1(1) } }, 10962 9924 { /*src1 */ { FP64_NORM_SAFE_INT_MAX(0), FP64_1(0), FP64_V(0, FP64_FRAC_NORM_MAX - 1, FP64_EXP_SAFE_INT_MAX), FP64_NORM_SAFE_INT_MAX(1) } }, … … 10964 9926 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_XCPT_MASK, 10965 9927 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_XCPT_MASK, 10966 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_XCPT_MASK, 10967 /*xcpt? */ false, false }, 9928 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO | X86_MXCSR_XCPT_MASK }, 10968 9929 { { /*src2 */ { FP64_NORM_SAFE_INT_MAX(1), FP64_NORM_SAFE_INT_MIN(0), FP64_NORM_SAFE_INT_MIN(1), FP64_NORM_SAFE_INT_MIN(0) } }, 10969 9930 { /*src1 */ { FP64_NORM_SAFE_INT_MAX(1), FP64_NORM_SAFE_INT_MIN(0), FP64_NORM_SAFE_INT_MIN(0), FP64_0(0) } }, … … 10971 9932 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_XCPT_MASK, 10972 9933 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_XCPT_MASK, 10973 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_XCPT_MASK, 10974 /*xcpt? */ false, false }, 9934 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP | X86_MXCSR_XCPT_MASK }, 10975 9935 { { /*src2 */ { FP64_V(0, 0xc122186c3cfd0, 0x42d)/*123456789876543.25*/, FP64_NORM_SAFE_INT_MIN(1), FP64_NORM_SAFE_INT_MIN(0), FP64_V(0, 0xc122186c3cfd0, 0x42d)/*123456789876543.25*/ } }, 10976 9936 { /*src1 */ { FP64_V(0, 0xbcd80e0108cc0, 0x42e)/*244555555308646.00*/, FP64_NORM_SAFE_INT_MIN(1), FP64_NORM_SAFE_INT_MIN(1), FP64_V(0, 0xb88e0395d49b0, 0x42d)/*121098765432102.75*/ } }, … … 10978 9938 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_XCPT_MASK, 10979 9939 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_XCPT_MASK, 10980 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_XCPT_MASK, 10981 /*xcpt? */ false, false }, 9940 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN | X86_MXCSR_XCPT_MASK }, 10982 9941 /** @todo More Normals. */ 10983 9942 /* … … 10989 9948 /*mxcsr:in */ 0, 10990 9949 /*128:out */ X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 10991 /*256:out */ X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 10992 /*xcpt? */ false, false }, 9950 /*256:out */ X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 10993 9951 { { /*src2 */ { FP64_DENORM_MAX(0), FP64_DENORM_MAX(1), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0) } }, 10994 9952 { /*src1 */ { FP64_0(0), FP64_DENORM_MAX(1), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0) } }, … … 10996 9954 /*mxcsr:in */ X86_MXCSR_UM, 10997 9955 /*128:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 10998 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 10999 /*xcpt? */ false, false }, 9956 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED }, 11000 9957 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 128:out or 256:out */ 11001 9958 /*--|40*/{ { /*src2 */ { FP64_DENORM_MAX(0), FP64_DENORM_MAX(1), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0) } }, … … 11004 9961 /*mxcsr:in */ X86_MXCSR_DM, 11005 9962 /*128:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 11006 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 11007 /*xcpt? */ false, false }, 9963 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 11008 9964 #endif /* TODO_X86_MXCSR_UE_IEM */ 11009 9965 /*40|41*/{ { /*src2 */ { FP64_DENORM_MAX(0), FP64_0(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0) } }, … … 11012 9968 /*mxcsr:in */ 0, 11013 9969 /*128:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 11014 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 11015 /*xcpt? */ true, true }, 9970 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 11016 9971 { { /*src2 */ { FP64_DENORM_MAX(0), FP64_0(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0) } }, 11017 9972 { /*src1 */ { FP64_0(0), FP64_DENORM_MAX(1), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0) } }, … … 11019 9974 /*mxcsr:in */ X86_MXCSR_UM, 11020 9975 /*128:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 11021 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 11022 /*xcpt? */ true, true }, 9976 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED }, 11023 9977 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 128:out or 256:out */ 11024 9978 /*--|43*/{ { /*src2 */ { FP64_DENORM_MAX(0), FP64_0(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0) } }, … … 11027 9981 /*mxcsr:in */ X86_MXCSR_DM, 11028 9982 /*128:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 11029 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 11030 /*xcpt? */ true, true }, 9983 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 11031 9984 #endif /* TODO_X86_MXCSR_UE_IEM */ 11032 9985 /*42|44*/{ { /*src2 */ { FP64_DENORM_MAX(0), FP64_DENORM_MAX(1), FP64_0(0), FP64_0(0) } }, … … 11035 9988 /*mxcsr:in */ 0, 11036 9989 /*128:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 11037 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 11038 /*xcpt? */ true, true }, 9990 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 11039 9991 { { /*src2 */ { FP64_DENORM_MAX(0), FP64_DENORM_MAX(1), FP64_0(0), FP64_0(0) } }, 11040 9992 { /*src1 */ { FP64_0(0), FP64_DENORM_MAX(1), FP64_DENORM_MAX(0), FP64_DENORM_MAX(1) } }, … … 11042 9994 /*mxcsr:in */ X86_MXCSR_UM, 11043 9995 /*128:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 11044 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 11045 /*xcpt? */ true, true }, 9996 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED }, 11046 9997 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 128:out or 256:out */ 11047 9998 /*--|46*/{ { /*src2 */ { FP64_DENORM_MAX(0), FP64_DENORM_MAX(1), FP64_0(0), FP64_0(0) } }, … … 11050 10001 /*mxcsr:in */ X86_MXCSR_DM, 11051 10002 /*128:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 11052 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 11053 /*xcpt? */ true, true }, 10003 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 11054 10004 #endif /* TODO_X86_MXCSR_UE_IEM */ 11055 10005 /*44|47*/{ { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0)} }, … … 11058 10008 /*mxcsr:in */ 0, 11059 10009 /*128:out */ 0, 11060 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 11061 /*xcpt? */ false, false }, 10010 /*256:out */ X86_MXCSR_DE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 11062 10011 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0)} }, 11063 10012 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_DENORM_MAX(0), FP64_0(0)} }, … … 11065 10014 /*mxcsr:in */ X86_MXCSR_UM, 11066 10015 /*128:out */ X86_MXCSR_UM, 11067 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED, 11068 /*xcpt? */ false, false }, 10016 /*256:out */ X86_MXCSR_UM | X86_MXCSR_DE | BS3_MXCSR_UM_FIXED }, 11069 10017 #ifdef TODO_X86_MXCSR_UE_IEM /** @todo THIS FAILS ON IEM: X86_MXCSR_UE not set in 128:out or 256:out */ 11070 10018 /*--|49*/{ { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0)} }, … … 11073 10021 /*mxcsr:in */ X86_MXCSR_DM, 11074 10022 /*128:out */ X86_MXCSR_DM, 11075 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED, 11076 /*xcpt? */ false, false }, 10023 /*256:out */ X86_MXCSR_DM | X86_MXCSR_DE | X86_MXCSR_UE | BS3_MXCSR_DM_FIXED | BS3_MXCSR_UM_FIXED }, 11077 10024 #endif /* TODO_X86_MXCSR_UE_IEM */ 11078 10025 /*46|50*/{ { /*src2 */ { FP64_DENORM_MIN(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0) } }, … … 11081 10028 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 11082 10029 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 11083 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 11084 /*xcpt? */ false, false }, 10030 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP }, 11085 10031 { { /*src2 */ { FP64_DENORM_MIN(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0) } }, 11086 10032 { /*src1 */ { FP64_DENORM_MAX(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MIN(0) } }, … … 11088 10034 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 11089 10035 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 11090 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 11091 /*xcpt? */ false, false }, 10036 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP }, 11092 10037 { { /*src2 */ { FP64_DENORM_MAX(0), FP64_DENORM_MAX(0), FP64_DENORM_MIN(0), FP64_DENORM_MIN(0) } }, 11093 10038 { /*src1 */ { FP64_DENORM_MAX(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MIN(0) } }, … … 11095 10040 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 11096 10041 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 11097 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 11098 /*xcpt? */ false, false }, 10042 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ }, 11099 10043 { { /*src2 */ { FP64_DENORM_MIN(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0) } }, 11100 10044 { /*src1 */ { FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0) } }, … … 11102 10046 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 11103 10047 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 11104 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 11105 /*xcpt? */ false, false }, 10048 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ }, 11106 10049 { { /*src2 */ { FP64_DENORM_MAX(0), FP64_DENORM_MAX(0), FP64_DENORM_MIN(0), FP64_DENORM_MIN(0) } }, 11107 10050 { /*src1 */ { FP64_DENORM_MAX(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MIN(0) } }, … … 11109 10052 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 11110 10053 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 11111 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 11112 /*xcpt? */ false, false }, 10054 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 11113 10055 { { /*src2 */ { FP64_DENORM_MIN(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0) } }, 11114 10056 { /*src1 */ { FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0) } }, … … 11116 10058 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 11117 10059 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 11118 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 11119 /*xcpt? */ false, false }, 10060 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 11120 10061 { { /*src2 */ { FP64_DENORM_MAX(0), FP64_DENORM_MAX(0), FP64_DENORM_MIN(0), FP64_DENORM_MIN(0) } }, 11121 10062 { /*src1 */ { FP64_DENORM_MAX(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MIN(0) } }, … … 11123 10064 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11124 10065 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11125 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11126 /*xcpt? */ false, false }, 10066 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 11127 10067 { { /*src2 */ { FP64_DENORM_MIN(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0) } }, 11128 10068 { /*src1 */ { FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0) } }, … … 11130 10070 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11131 10071 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11132 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11133 /*xcpt? */ false, false }, 10072 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 11134 10073 { { /*src2 */ { FP64_DENORM_MAX(0), FP64_DENORM_MAX(0), FP64_DENORM_MIN(0), FP64_DENORM_MIN(0) } }, 11135 10074 { /*src1 */ { FP64_DENORM_MAX(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MIN(0) } }, … … 11137 10076 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_DOWN, 11138 10077 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_DOWN, 11139 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_DOWN, 11140 /*xcpt? */ false, false }, 10078 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_DOWN }, 11141 10079 { { /*src2 */ { FP64_DENORM_MIN(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0) } }, 11142 10080 { /*src1 */ { FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0) } }, … … 11144 10082 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_RC_DOWN, 11145 10083 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_DOWN, 11146 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_DOWN, 11147 /*xcpt? */ false, false }, 10084 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_RC_DOWN }, 11148 10085 /** @todo More Denormals. */ 11149 10086 /* … … 11220 10157 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 11221 10158 /*128:out */ X86_MXCSR_XCPT_MASK, 11222 /*256:out */ X86_MXCSR_XCPT_MASK, 11223 /*xcpt? */ false, false }, 10159 /*256:out */ X86_MXCSR_XCPT_MASK }, 11224 10160 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 11225 10161 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 11227 10163 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11228 10164 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11229 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11230 /*xcpt? */ false, false }, 10165 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 11231 10166 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 11232 10167 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 11234 10169 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 11235 10170 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 11236 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 11237 /*xcpt? */ false, false }, 10171 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 11238 10172 { { /*src2 */ { FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(1), FP32_0(0), FP32_0(1) } }, 11239 10173 { /*src1 */ { FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0) } }, … … 11241 10175 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 11242 10176 /*128:out */ X86_MXCSR_XCPT_MASK, 11243 /*256:out */ X86_MXCSR_XCPT_MASK, 11244 /*xcpt? */ false, false }, 10177 /*256:out */ X86_MXCSR_XCPT_MASK }, 11245 10178 { { /*src2 */ { FP32_0(1), FP32_0(1), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(1), FP32_0(0) } }, 11246 10179 { /*src1 */ { FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 11248 10181 /*mxcsr:in */ 0, 11249 10182 /*128:out */ 0, 11250 /*256:out */ 0, 11251 /*xcpt? */ false, false }, 10183 /*256:out */ 0 }, 11252 10184 { { /*src2 */ { FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(1), FP32_0(0), FP32_0(1) } }, 11253 10185 { /*src1 */ { FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0) } }, … … 11255 10187 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 11256 10188 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 11257 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 11258 /*xcpt? */ false, false }, 10189 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN }, 11259 10190 { { /*src2 */ { FP32_0(1), FP32_0(1), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(1), FP32_0(0) } }, 11260 10191 { /*src1 */ { FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 11262 10193 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 11263 10194 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 11264 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 11265 /*xcpt? */ false, false }, 10195 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP }, 11266 10196 { { /*src2 */ { FP32_0(1), FP32_0(1), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(1), FP32_0(0) } }, 11267 10197 { /*src1 */ { FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 11269 10199 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 11270 10200 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 11271 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 11272 /*xcpt? */ false, false }, 10201 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 11273 10202 { { /*src2 */ { FP32_0(1), FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(0), FP32_0(1) } }, 11274 10203 { /*src1 */ { FP32_0(1), FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(0), FP32_0(0) } }, … … 11276 10205 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 11277 10206 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 11278 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 11279 /*xcpt? */ false, false }, 10207 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 11280 10208 /* 11281 10209 * Infinity. … … 11286 10214 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 11287 10215 /*128:out */ X86_MXCSR_XCPT_MASK, 11288 /*256:out */ X86_MXCSR_XCPT_MASK, 11289 /*xcpt? */ false, false }, 10216 /*256:out */ X86_MXCSR_XCPT_MASK }, 11290 10217 { { /*src2 */ { FP32_INF(0), FP32_0(0), FP32_INF(0), FP32_0(1), FP32_INF(1), FP32_0(0), FP32_INF(1), FP32_0(0) } }, 11291 10218 { /*src1 */ { FP32_0(0), FP32_INF(0), FP32_0(1), FP32_INF(0), FP32_0(0), FP32_INF(1), FP32_0(0), FP32_INF(1) } }, … … 11293 10220 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 11294 10221 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 11295 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 11296 /*xcpt? */ false, false }, 10222 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP }, 11297 10223 { { /*src2 */ { FP32_INF(0), FP32_0(0), FP32_INF(0), FP32_0(1), FP32_INF(1), FP32_0(0), FP32_INF(1), FP32_0(0) } }, 11298 10224 { /*src1 */ { FP32_0(0), FP32_INF(0), FP32_0(1), FP32_INF(0), FP32_0(0), FP32_INF(1), FP32_0(0), FP32_INF(1) } }, … … 11300 10226 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 11301 10227 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 11302 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 11303 /*xcpt? */ false, false }, 10228 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN }, 11304 10229 { { /*src2 */ { FP32_INF(0), FP32_0(0), FP32_INF(0), FP32_0(1), FP32_INF(1), FP32_0(0), FP32_INF(1), FP32_0(0) } }, 11305 10230 { /*src1 */ { FP32_0(0), FP32_INF(0), FP32_0(1), FP32_INF(0), FP32_0(0), FP32_INF(1), FP32_0(0), FP32_INF(1) } }, … … 11307 10232 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11308 10233 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11309 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11310 /*xcpt? */ false, false }, 10234 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 11311 10235 { { /*src2 */ { FP32_INF(0), FP32_0(0), FP32_INF(0), FP32_0(1), FP32_INF(1), FP32_0(0), FP32_INF(1), FP32_0(0) } }, 11312 10236 { /*src1 */ { FP32_0(0), FP32_INF(0), FP32_0(1), FP32_INF(0), FP32_0(0), FP32_INF(1), FP32_0(0), FP32_INF(1) } }, … … 11314 10238 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 11315 10239 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 11316 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 11317 /*xcpt? */ false, false }, 10240 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 11318 10241 { { /*src2 */ { FP32_INF(0), FP32_INF(0), FP32_INF(1), FP32_INF(1), FP32_INF(1), FP32_INF(0), FP32_INF(1), FP32_INF(0) } }, 11319 10242 { /*src1 */ { FP32_INF(0), FP32_INF(1), FP32_INF(0), FP32_INF(1), FP32_INF(1), FP32_INF(1), FP32_INF(0), FP32_INF(0) } }, … … 11321 10244 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11322 10245 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11323 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11324 /*xcpt? */ false, false }, 10246 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 11325 10247 { { /*src2 */ { FP32_INF(0), FP32_INF(0), FP32_INF(1), FP32_INF(1), FP32_INF(1), FP32_INF(0), FP32_INF(1), FP32_INF(0) } }, 11326 10248 { /*src1 */ { FP32_INF(0), FP32_INF(1), FP32_INF(0), FP32_INF(1), FP32_INF(1), FP32_INF(1), FP32_INF(0), FP32_INF(0) } }, … … 11328 10250 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11329 10251 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11330 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11331 /*xcpt? */ false, false }, 10252 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 11332 10253 { { /*src2 */ { FP32_INF(0), FP32_NORM_V1(0), FP32_INF(1), FP32_NORM_V3(1), FP32_INF(1), FP32_NORM_V5(0), FP32_INF(1), FP32_NORM_V7(0) } }, 11333 10254 { /*src1 */ { FP32_NORM_V0(0), FP32_INF(1), FP32_NORM_V2(0), FP32_INF(1), FP32_NORM_V4(1), FP32_INF(1), FP32_NORM_V6(0), FP32_INF(0) } }, … … 11335 10256 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 11336 10257 /*128:out */ X86_MXCSR_XCPT_MASK, 11337 /*256:out */ X86_MXCSR_XCPT_MASK, 11338 /*xcpt? */ false, false }, 10258 /*256:out */ X86_MXCSR_XCPT_MASK }, 11339 10259 { { /*src2 */ { FP32_INF(0), FP32_NORM_V1(0), FP32_INF(1), FP32_NORM_V3(1), FP32_INF(1), FP32_NORM_V5(0), FP32_INF(1), FP32_NORM_V7(0) } }, 11340 10260 { /*src1 */ { FP32_NORM_V0(0), FP32_INF(1), FP32_NORM_V2(0), FP32_INF(1), FP32_NORM_V4(1), FP32_INF(1), FP32_NORM_V6(0), FP32_INF(0) } }, … … 11342 10262 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 11343 10263 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 11344 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 11345 /*xcpt? */ false, false }, 10264 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 11346 10265 { { /*src2 */ { FP32_NORM_V7(0), FP32_INF(1), FP32_NORM_V5(1), FP32_INF(1), FP32_NORM_V3(0), FP32_INF(1), FP32_NORM_V1(0), FP32_INF(0) } }, 11347 10266 { /*src1 */ { FP32_INF(1), FP32_NORM_V6(0), FP32_INF(1), FP32_NORM_V4(1), FP32_INF(1), FP32_NORM_V2(0), FP32_INF(0), FP32_NORM_V0(0) } }, … … 11349 10268 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11350 10269 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11351 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11352 /*xcpt? */ false, false }, 10270 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 11353 10271 { { /*src2 */ { FP32_NORM_V7(0), FP32_INF(1), FP32_NORM_V5(1), FP32_INF(1), FP32_NORM_V3(0), FP32_INF(1), FP32_NORM_V1(0), FP32_INF(0) } }, 11354 10272 { /*src1 */ { FP32_INF(0), FP32_NORM_V6(0), FP32_INF(0), FP32_NORM_V4(1), FP32_INF(0), FP32_NORM_V2(0), FP32_INF(1), FP32_NORM_V0(0) } }, … … 11356 10274 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11357 10275 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11358 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11359 /*xcpt? */ false, false }, 10276 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 11360 10277 /* 11361 10278 * Normals. … … 11366 10283 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 11367 10284 /*128:out */ X86_MXCSR_XCPT_MASK, 11368 /*256:out */ X86_MXCSR_XCPT_MASK, 11369 /*xcpt? */ false, false }, 10285 /*256:out */ X86_MXCSR_XCPT_MASK }, 11370 10286 { { /*src2 */ { FP32_NORM_MIN(0), FP32_0(0), FP32_NORM_MIN(0), FP32_NORM_MIN(1), FP32_NORM_MIN(1), FP32_0(1), FP32_NORM_MIN(1), FP32_NORM_MIN(1) } }, 11371 10287 { /*src1 */ { FP32_NORM_MIN(0), FP32_NORM_MIN(0), FP32_0(0), FP32_0(0), FP32_NORM_MIN(1), FP32_NORM_MIN(1), FP32_0(1), FP32_NORM_MIN(0) } }, … … 11373 10289 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 11374 10290 /*128:out */ X86_MXCSR_XCPT_MASK, 11375 /*256:out */ X86_MXCSR_XCPT_MASK, 11376 /*xcpt? */ false, false }, 10291 /*256:out */ X86_MXCSR_XCPT_MASK }, 11377 10292 { { /*src2 */ { FP32_NORM_MIN(0), FP32_NORM_MIN(0), FP32_NORM_MIN(1), FP32_NORM_MIN(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1) } }, 11378 10293 { /*src1 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MIN(0), FP32_NORM_MIN(1), FP32_NORM_MIN(0), FP32_NORM_MIN(1) } }, … … 11380 10295 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 11381 10296 /*128:out */ X86_MXCSR_XCPT_MASK, 11382 /*256:out */ X86_MXCSR_XCPT_MASK, 11383 /*xcpt? */ false, false }, 10297 /*256:out */ X86_MXCSR_XCPT_MASK }, 11384 10298 { { /*src2 */ { FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_SAFE_INT_MIN(1), FP32_NORM_SAFE_INT_MIN(1), FP32_NORM_SAFE_INT_MAX(0), FP32_NORM_SAFE_INT_MAX(0), FP32_NORM_SAFE_INT_MAX(1), FP32_NORM_SAFE_INT_MAX(1) } }, 11385 10299 { /*src1 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_NORM_SAFE_INT_MAX(1), FP32_NORM_SAFE_INT_MAX(0), FP32_NORM_SAFE_INT_MAX(1), FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_SAFE_INT_MIN(1), FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_SAFE_INT_MIN(1) } }, … … 11387 10301 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 11388 10302 /*128:out */ X86_MXCSR_XCPT_MASK, 11389 /*256:out */ X86_MXCSR_XCPT_MASK, 11390 /*xcpt? */ false, false }, 10303 /*256:out */ X86_MXCSR_XCPT_MASK }, 11391 10304 { { /*src2 */ { FP32_V(0, 0x600000, 0x7f)/* 1.75*/, FP32_V(0, 0, 0x7d)/*0.25*/, FP32_V(0, 0x600000, 0x7f)/* 1.75*/, FP32_V(0, 0, 0x7d)/*0.25*/, FP32_V(0, 0x600000, 0x7f)/* 1.75*/, FP32_V(0, 0, 0x7d)/* 0.25*/, FP32_V(0, 0x600000, 0x7f)/*1.75*/, FP32_V(1, 0, 0x7d)/*-0.25*/ } }, 11392 10305 { /*src1 */ { FP32_V(1, 0, 0x7d)/*-0.25*/, FP32_V(0, 0, 0x7e)/*0.50*/, FP32_V(1, 0, 0x7d)/*-0.25*/, FP32_V(0, 0, 0x7e)/*0.50*/, FP32_V(0, 0x600000, 0x7f)/* 1.75*/, FP32_V(1, 0, 0x7e)/*-0.50*/, FP32_V(1, 0, 0x7d)/*0.25*/, FP32_V(1, 0, 0x7e)/*-0.50*/ } }, … … 11394 10307 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 11395 10308 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 11396 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 11397 /*xcpt? */ false, false }, 10309 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 11398 10310 { { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_V1(0), FP32_NORM_V2(1), FP32_NORM_V3(1), FP32_NORM_V5(0), FP32_0(1), FP32_NORM_V5(1), FP32_0(0) } }, 11399 10311 { /*src1 */ { FP32_NORM_V1(0), FP32_NORM_V1(1), FP32_NORM_V2(0), FP32_NORM_V3(1), FP32_0(1), FP32_NORM_V6(0), FP32_0(1), FP32_NORM_V7(0) } }, … … 11401 10313 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 11402 10314 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 11403 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 11404 /*xcpt? */ false, false }, 10315 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN }, 11405 10316 { { /*src2 */ { FP32_V(0, 0x5ca5b8, 0x93)/*1807543*/, FP32_V(0, 0x5c0000, 0x84)/*55*/, FP32_V(1, 0x2514d6, 0x93)/*-1352346.75*/, FP32_V(1, 0x5c0000, 0x84)/*-55*/, FP32_V(1, 0x2514d6, 0x93)/*-1352346.75*/, FP32_V(1, 0x534000, 0x86)/*-211.25*/, FP32_V(0, 0x74429f, 0x97)/*32015678*/, FP32_1(1) } }, 11406 10317 { /*src1 */ { FP32_V(0, 0x1ea980, 0x8f)/* 81235*/, FP32_V(0, 0x600000, 0x81)/* 7*/, FP32_V(0, 0x7c9000, 0x88)/* 1010.25*/, FP32_V(0, 0x600000, 0x81)/* 7*/, FP32_V(0, 0x253468, 0x93)/* 1353357.00*/, FP32_1(1), FP32_V(1, 0x712060, 0x92)/*- 987654*/, FP32_1(0) } }, … … 11408 10319 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11409 10320 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11410 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11411 /*xcpt? */ false, false }, 10321 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 11412 10322 { { /*src2 */ { FP32_V(0, 0x600000, 0x7e)/* 0.875*/, FP32_V(0, 0x3ce348, 0x90)/*193421.125*/, FP32_V(0, 0x6423f2, 0x92)/*934463.125*/, FP32_NORM_SAFE_INT_MIN(1), FP32_NORM_SAFE_INT_MIN(0), FP32_V(0, 0x16b43a, 0x93)/*1234567.25*/, FP32_V(0, 0x792318, 0x91)/*510232.75*/, FP32_V(0, 0x600000, 0x7e)/* 0.875*/ } }, 11413 10323 { /*src1 */ { FP32_V(0, 0x769b50, 0x92)/*1010101.000*/, FP32_V(0, 0x430ebc, 0x91)/*399477.875*/, FP32_V(0, 0x52e0b4, 0x92)/*863755.250*/, FP32_NORM_SAFE_INT_MIN(1), FP32_NORM_SAFE_INT_MAX(1), FP32_V(0, 0x00c6d3, 0x94)/*2109876.75*/, FP32_V(1, 0x316740, 0x8e)/*-45415.25*/, FP32_V(1, 0, 0x7d)/*-0.250*/ } }, … … 11415 10325 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 11416 10326 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 11417 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 11418 /*xcpt? */ false, false }, 10327 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN }, 11419 10328 { { /*src2 */ { FP32_V(0, 0x490fda, 0x80)/*3.1415926*/, FP32_V(0, 0x620b2e, 0x92)/*925874.9*/, FP32_V(0, 0x5dd520, 0x8e)/* 56789.125*/, FP32_V(1, 0x40e6b6, 0x8c)/*-12345.678*/, FP32_V(1, 0x490fda, 0x80)/*-3.1415926*/, FP32_V(1, 0x620b2e, 0x92)/*-925874.8*/, FP32_V(0, 0x5dd520, 0x8e)/*56789.125*/, FP32_V(0, 0x40e6b6, 0x8c)/*12345.678*/ } }, 11420 10329 { /*src1 */ { FP32_V(0, 0x490fdb, 0x80)/*3.1415927*/, FP32_V(0, 0x620b2d, 0x92)/*925874.8*/, FP32_V(1, 0x5dd521, 0x8e)/*-56789.127*/, FP32_V(1, 0x40e6b7, 0x8c)/*-12345.679*/, FP32_V(1, 0x490fdb, 0x80)/*-3.1415927*/, FP32_V(0, 0x620b2d, 0x92)/* 925874.9*/, FP32_V(0, 0x5dd521, 0x8e)/*56789.127*/, FP32_V(0, 0x40e6b7, 0x8c)/*12345.679*/ } }, … … 11422 10331 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 11423 10332 /*128:out */ X86_MXCSR_XCPT_MASK, 11424 /*256:out */ X86_MXCSR_XCPT_MASK, 11425 /*xcpt? */ false, false }, 10333 /*256:out */ X86_MXCSR_XCPT_MASK }, 11426 10334 /** @todo More Normals. */ 11427 10335 /* … … 11433 10341 /*mxcsr:in */ 0, 11434 10342 /*128:out */ X86_MXCSR_DE, 11435 /*256:out */ X86_MXCSR_DE, 11436 /*xcpt? */ true, true }, 10343 /*256:out */ X86_MXCSR_DE }, 11437 10344 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 11438 10345 { /*src1 */ { FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0) } }, … … 11440 10347 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 11441 10348 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 11442 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 11443 /*xcpt? */ false, false }, 10349 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE }, 11444 10350 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0) } }, 11445 10351 { /*src1 */ { FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0) } }, … … 11447 10353 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 11448 10354 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 11449 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 11450 /*xcpt? */ false, false }, 10355 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP }, 11451 10356 { { /*src2 */ { FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 11452 10357 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 11454 10359 /*mxcsr:in */ 0, 11455 10360 /*128:out */ X86_MXCSR_DE, 11456 /*256:out */ X86_MXCSR_DE, 11457 /*xcpt? */ true, true }, 10361 /*256:out */ X86_MXCSR_DE }, 11458 10362 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(1) } }, 11459 10363 { /*src1 */ { FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 11461 10365 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 11462 10366 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 11463 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 11464 /*xcpt? */ false, false }, 10367 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ }, 11465 10368 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0) } }, 11466 10369 { /*src1 */ { FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0) } }, … … 11468 10371 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11469 10372 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11470 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11471 /*xcpt? */ false, false }, 10373 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 11472 10374 /** @todo More Denormals. */ 11473 10375 /*35*/ FP32_TABLE_D9_PS_INVALIDS … … 11540 10442 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 11541 10443 /*128:out */ X86_MXCSR_XCPT_MASK, 11542 /*256:out */ X86_MXCSR_XCPT_MASK, 11543 /*xcpt? */ false, false }, 10444 /*256:out */ X86_MXCSR_XCPT_MASK }, 11544 10445 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, 11545 10446 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 11547 10448 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11548 10449 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11549 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11550 /*xcpt? */ false, false }, 10450 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 11551 10451 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, 11552 10452 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 11554 10454 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 11555 10455 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 11556 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 11557 /*xcpt? */ false, false }, 10456 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 11558 10457 { { /*src2 */ { FP64_0(0), FP64_0(1), FP64_0(0), FP64_0(1) } }, 11559 10458 { /*src1 */ { FP64_0(1), FP64_0(0), FP64_0(1), FP64_0(1) } }, … … 11561 10460 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 11562 10461 /*128:out */ X86_MXCSR_XCPT_MASK, 11563 /*256:out */ X86_MXCSR_XCPT_MASK, 11564 /*xcpt? */ false, false }, 10462 /*256:out */ X86_MXCSR_XCPT_MASK }, 11565 10463 { { /*src2 */ { FP64_0(1), FP64_0(1), FP64_0(1), FP64_0(0) } }, 11566 10464 { /*src1 */ { FP64_0(1), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 11568 10466 /*mxcsr:in */ 0, 11569 10467 /*128:out */ 0, 11570 /*256:out */ 0, 11571 /*xcpt? */ false, false }, 10468 /*256:out */ 0 }, 11572 10469 { { /*src2 */ { FP64_0(0), FP64_0(1), FP64_0(0), FP64_0(1) } }, 11573 10470 { /*src1 */ { FP64_0(1), FP64_0(0), FP64_0(1), FP64_0(1) } }, … … 11575 10472 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 11576 10473 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 11577 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 11578 /*xcpt? */ false, false }, 10474 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN }, 11579 10475 { { /*src2 */ { FP64_0(1), FP64_0(1), FP64_0(1), FP64_0(0) } }, 11580 10476 { /*src1 */ { FP64_0(1), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 11582 10478 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 11583 10479 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 11584 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 11585 /*xcpt? */ false, false }, 10480 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP }, 11586 10481 { { /*src2 */ { FP64_0(1), FP64_0(1), FP64_0(1), FP64_0(0) } }, 11587 10482 { /*src1 */ { FP64_0(1), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 11589 10484 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 11590 10485 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 11591 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 11592 /*xcpt? */ false, false }, 10486 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 11593 10487 { { /*src2 */ { FP64_0(1), FP64_0(1), FP64_0(0), FP64_0(0) } }, 11594 10488 { /*src1 */ { FP64_0(1), FP64_0(1), FP64_0(0), FP64_0(0) } }, … … 11596 10490 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 11597 10491 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 11598 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 11599 /*xcpt? */ false, false }, 10492 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 11600 10493 /* 11601 10494 * Infinity. … … 11606 10499 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 11607 10500 /*128:out */ X86_MXCSR_XCPT_MASK, 11608 /*256:out */ X86_MXCSR_XCPT_MASK, 11609 /*xcpt? */ false, false }, 10501 /*256:out */ X86_MXCSR_XCPT_MASK }, 11610 10502 { { /*src2 */ { FP64_INF(0), FP64_0(0), FP64_INF(0), FP64_0(1) } }, 11611 10503 { /*src1 */ { FP64_0(0), FP64_INF(0), FP64_0(1), FP64_INF(0) } }, … … 11613 10505 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 11614 10506 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 11615 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 11616 /*xcpt? */ false, false }, 10507 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP }, 11617 10508 { { /*src2 */ { FP64_INF(0), FP64_0(0), FP64_INF(0), FP64_0(1) } }, 11618 10509 { /*src1 */ { FP64_0(0), FP64_INF(0), FP64_0(1), FP64_INF(0) } }, … … 11620 10511 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 11621 10512 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 11622 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 11623 /*xcpt? */ false, false }, 10513 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN }, 11624 10514 { { /*src2 */ { FP64_INF(0), FP64_0(0), FP64_INF(0), FP64_0(1) } }, 11625 10515 { /*src1 */ { FP64_0(0), FP64_INF(0), FP64_0(1), FP64_INF(0) } }, … … 11627 10517 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11628 10518 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11629 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11630 /*xcpt? */ false, false }, 10519 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 11631 10520 { { /*src2 */ { FP64_INF(0), FP64_0(0), FP64_INF(0), FP64_0(1) } }, 11632 10521 { /*src1 */ { FP64_0(0), FP64_INF(0), FP64_0(1), FP64_INF(0) } }, … … 11634 10523 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 11635 10524 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 11636 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 11637 /*xcpt? */ false, false }, 10525 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 11638 10526 { { /*src2 */ { FP64_INF(0), FP64_INF(0), FP64_INF(1), FP64_INF(1) } }, 11639 10527 { /*src1 */ { FP64_INF(0), FP64_INF(1), FP64_INF(0), FP64_INF(1) } }, … … 11641 10529 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11642 10530 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11643 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11644 /*xcpt? */ false, false }, 10531 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 11645 10532 { { /*src2 */ { FP64_INF(0), FP64_INF(0), FP64_INF(1), FP64_INF(1) } }, 11646 10533 { /*src1 */ { FP64_INF(0), FP64_INF(1), FP64_INF(0), FP64_INF(1) } }, … … 11648 10535 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11649 10536 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11650 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11651 /*xcpt? */ false, false }, 10537 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 11652 10538 { { /*src2 */ { FP64_INF(0), FP64_NORM_V1(0), FP64_INF(1), FP64_NORM_V3(1) } }, 11653 10539 { /*src1 */ { FP64_NORM_V0(0), FP64_INF(1), FP64_NORM_V2(0), FP64_INF(1) } }, … … 11655 10541 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 11656 10542 /*128:out */ X86_MXCSR_XCPT_MASK, 11657 /*256:out */ X86_MXCSR_XCPT_MASK, 11658 /*xcpt? */ false, false }, 10543 /*256:out */ X86_MXCSR_XCPT_MASK }, 11659 10544 { { /*src2 */ { FP64_INF(0), FP64_NORM_V1(0), FP64_INF(1), FP64_NORM_V3(1) } }, 11660 10545 { /*src1 */ { FP64_NORM_V0(0), FP64_INF(1), FP64_NORM_V2(0), FP64_INF(1) } }, … … 11662 10547 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 11663 10548 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 11664 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 11665 /*xcpt? */ false, false }, 10549 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 11666 10550 { { /*src2 */ { FP64_NORM_V1(0), FP64_INF(1), FP64_NORM_V2(1), FP64_INF(1) } }, 11667 10551 { /*src1 */ { FP64_INF(1), FP64_NORM_V3(0), FP64_INF(1), FP64_NORM_V0(1) } }, … … 11669 10553 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11670 10554 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11671 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11672 /*xcpt? */ false, false }, 10555 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 11673 10556 { { /*src2 */ { FP64_NORM_V1(0), FP64_INF(1), FP64_NORM_V3(1), FP64_INF(1) } }, 11674 10557 { /*src1 */ { FP64_INF(0), FP64_NORM_V2(0), FP64_INF(0), FP64_NORM_V0(1) } }, … … 11676 10559 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11677 10560 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11678 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11679 /*xcpt? */ false, false }, 10561 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 11680 10562 /* 11681 10563 * Normals. … … 11686 10568 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 11687 10569 /*128:out */ X86_MXCSR_XCPT_MASK, 11688 /*256:out */ X86_MXCSR_XCPT_MASK, 11689 /*xcpt? */ false, false }, 10570 /*256:out */ X86_MXCSR_XCPT_MASK }, 11690 10571 { { /*src2 */ { FP64_NORM_V0(0), FP64_0(1), FP64_NORM_V2(0), FP64_0(1) } }, 11691 10572 { /*src1 */ { FP64_0(0), FP64_NORM_V1(1), FP64_0(0), FP64_NORM_V1(0) } }, … … 11693 10574 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11694 10575 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11695 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11696 /*xcpt? */ false, false }, 10576 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 11697 10577 { { /*src2 */ { FP64_V(0, 0, 0x409)/*1024*/, FP64_V(0, 0xb800000000000, 0x404)/*55*/, FP64_V(0, 0x8000000000000, 0x409)/*1536*/, FP64_V(0, 0xf000000000000, 0x404)/* 62*/ } }, 11698 10578 { /*src1 */ { FP64_V(0, 0, 0x408)/* 512*/, FP64_V(0, 0xc000000000000, 0x401)/* 7*/, FP64_1(1), FP64_V(1, 0xf000000000000, 0x404)/*-62*/ } }, … … 11700 10580 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 11701 10581 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 11702 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 11703 /*xcpt? */ false, false }, 10582 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ }, 11704 10583 { { /*src2 */ { FP64_V(0, 0x26580b4800000, 0x41d)/* 1234567890*/, FP64_V(0, 0xd6f3458800000, 0x41c)/*987654321*/, FP64_V(0, 0xd6f3426800000, 0x41c)/*987654221*/, FP64_V(0, 0xcf0033a34f337, 0x432)/*4072598000007579.5*/ } }, 11705 10584 { /*src1 */ { FP64_V(1, 0x26580b4800000, 0x41d)/*-1234567890*/, FP64_V(0, 0x9000000000000, 0x405)/* 100*/, FP64_1(0), FP64_V(0, 0xd6eca42000000, 0x419)/* 123450000.5*/ } }, … … 11707 10586 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 11708 10587 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 11709 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 11710 /*xcpt? */ false, false }, 10588 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ }, 11711 10589 { { /*src2 */ { FP64_V(0, 0x26580b4800000, 0x41d)/* 1234567890*/, FP64_V(0, 0xd6f3458800000, 0x41c)/*987654321*/, FP64_V(0, 0xd6f3426800000, 0x41c)/*987654221*/, FP64_V(0, 0xcf0033a34f337, 0x432)/*4072598000007579.5*/ } }, 11712 10590 { /*src1 */ { FP64_V(1, 0x26580b4800000, 0x41d)/*-1234567890*/, FP64_V(0, 0x9000000000000, 0x405)/* -100*/, FP64_1(0), FP64_V(0, 0xd6eca42000000, 0x419)/* 123450000.5*/ } }, … … 11714 10592 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 11715 10593 /*128:out */ X86_MXCSR_RC_ZERO, 11716 /*256:out */ X86_MXCSR_RC_ZERO, 11717 /*xcpt? */ false, false }, 10594 /*256:out */ X86_MXCSR_RC_ZERO }, 11718 10595 { { /*src2 */ { FP64_NORM_SAFE_INT_MAX(0), FP64_NORM_SAFE_INT_MIN(0), FP64_NORM_SAFE_INT_MAX(0), FP64_NORM_SAFE_INT_MIN(0) } }, 11719 10596 { /*src1 */ { FP64_1(0), FP64_NORM_SAFE_INT_MIN(1), FP64_NORM_SAFE_INT_MIN(0), FP64_0(0) } }, … … 11721 10598 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 11722 10599 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 11723 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 11724 /*xcpt? */ false, false }, 10600 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 11725 10601 { { /*src2 */ { FP64_NORM_SAFE_INT_MIN(0), FP64_0(0), FP64_NORM_SAFE_INT_MIN(0), FP64_NORM_SAFE_INT_MIN(1) } }, 11726 10602 { /*src1 */ { FP64_NORM_SAFE_INT_MIN(1), FP64_NORM_SAFE_INT_MIN(1), FP64_0(0), FP64_NORM_SAFE_INT_MIN(0) } }, … … 11728 10604 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 11729 10605 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 11730 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 11731 /*xcpt? */ false, false }, 10606 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 11732 10607 { { /*src2 */ { FP64_V(0, 0xc122186c3cfd0, 0x42d)/*123456789876543.25*/, FP64_V(0, 0xbcd80e0108cc0, 0x42e)/*244555555308646.00*/, FP64_V(0, 0xb88e0395d49b0, 0x42d)/*121098765432102.75*/, FP64_V(1, 0xbcd80e0108cc0, 0x42e)/*-244555555308646.00*/ } }, 11733 10608 { /*src1 */ { FP64_V(0, 0xb88e0395d49b0, 0x42d)/*121098765432102.75*/, FP64_V(0, 0xb88e0395d49b0, 0x42d)/*121098765432102.75*/, FP64_V(0, 0xc122186c3cfd0, 0x42d)/*123456789876543.25*/, FP64_V(0, 0xb88e0395d49b0, 0x42d)/* 121098765432102.75*/ } }, … … 11735 10610 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 11736 10611 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 11737 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 11738 /*xcpt? */ false, false }, 10612 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP }, 11739 10613 { { /*src2 */ { FP64_V(0, 0xc000000000000, 0x3ff)/*1.75*/, FP64_V(0, 0, 0x3fd)/*0.25*/, FP64_V(0, 0x26580b4c7e6b7, 0x41d)/*1234567891.1234567*/, FP64_V(0, 0xf9b0207d06184, 0x3fb)/*0.1234589833333129*/ } }, 11740 10614 { /*src1 */ { FP64_V(0, 0, 0x3fd)/*0.25*/, FP64_V(0, 0, 0x3fe)/*0.50*/, FP64_V(0, 0x26580b4c7e6bc, 0x41d)/*1234567891.1234580*/, FP64_V(0, 0xf9b0207d0617d, 0x3fb)/*0.1234589833333128*/ } }, … … 11742 10616 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 11743 10617 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 11744 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 11745 /*xcpt? */ false, false }, 10618 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 11746 10619 /* 11747 10620 * Denormals. … … 11752 10625 /*mxcsr:in */ 0, 11753 10626 /*128:out */ X86_MXCSR_DE, 11754 /*256:out */ X86_MXCSR_DE, 11755 /*xcpt? */ true, true }, 10627 /*256:out */ X86_MXCSR_DE }, 11756 10628 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_DENORM_MAX(0) } }, 11757 10629 { /*src1 */ { FP64_0(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0), FP64_0(0) } }, … … 11759 10631 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 11760 10632 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 11761 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 11762 /*xcpt? */ false, false }, 10633 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE }, 11763 10634 { { /*src2 */ { FP64_DENORM_MIN(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0) } }, 11764 10635 { /*src1 */ { FP64_DENORM_MAX(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MIN(0) } }, … … 11766 10637 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 11767 10638 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 11768 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 11769 /*xcpt? */ false, false }, 10639 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP }, 11770 10640 { { /*src2 */ { FP64_DENORM_MAX(0), FP64_0(0), FP64_DENORM_MAX(0), FP64_0(0) } }, 11771 10641 { /*src1 */ { FP64_0(0), FP64_DENORM_MAX(0), FP64_0(0), FP64_DENORM_MAX(0) } }, … … 11773 10643 /*mxcsr:in */ 0, 11774 10644 /*128:out */ X86_MXCSR_DE, 11775 /*256:out */ X86_MXCSR_DE, 11776 /*xcpt? */ true, true }, 10645 /*256:out */ X86_MXCSR_DE }, 11777 10646 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_DENORM_MAX(1) } }, 11778 10647 { /*src1 */ { FP64_0(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0), FP64_0(0) } }, … … 11780 10649 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 11781 10650 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 11782 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 11783 /*xcpt? */ false, false }, 10651 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ }, 11784 10652 { { /*src2 */ { FP64_DENORM_MIN(0), FP64_DENORM_MIN(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0) } }, 11785 10653 { /*src1 */ { FP64_DENORM_MAX(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MIN(0) } }, … … 11787 10655 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11788 10656 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11789 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11790 /*xcpt? */ false, false }, 10657 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 11791 10658 /** @todo Denormals. */ 11792 10659 /* … … 11862 10729 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 11863 10730 /*128:out */ X86_MXCSR_XCPT_MASK, 11864 /*256:out */ -1, 11865 /*xcpt? */ false, false }, 10731 /*256:out */ -1 }, 11866 10732 { { /*src2 */ { FP32_0(0), FP32_0_x7(0) } }, 11867 10733 { /*src1 */ { FP32_0(0), FP32_0_x7(0) } }, … … 11869 10735 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 11870 10736 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 11871 /*256:out */ -1, 11872 /*xcpt? */ false, false }, 10737 /*256:out */ -1 }, 11873 10738 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V1 } }, 11874 10739 { /*src1 */ { FP32_0(0), FP32_RAND_x7_V2 } }, … … 11876 10741 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 11877 10742 /*128:out */ X86_MXCSR_XCPT_MASK, 11878 /*256:out */ -1, 11879 /*xcpt? */ false, false }, 10743 /*256:out */ -1 }, 11880 10744 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V2 } }, 11881 10745 { /*src1 */ { FP32_0(0), FP32_RAND_x7_V3 } }, … … 11883 10747 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11884 10748 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11885 /*256:out */ -1, 11886 /*xcpt? */ false, false }, 10749 /*256:out */ -1 }, 11887 10750 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V3 } }, 11888 10751 { /*src1 */ { FP32_0(0), FP32_RAND_x7_V4 } }, … … 11890 10753 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 11891 10754 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 11892 /*256:out */ -1, 11893 /*xcpt? */ false, false }, 10755 /*256:out */ -1 }, 11894 10756 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V4 } }, 11895 10757 { /*src1 */ { FP32_0(1), FP32_RAND_x7_V5 } }, … … 11897 10759 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 11898 10760 /*128:out */ X86_MXCSR_XCPT_MASK, 11899 /*256:out */ -1, 11900 /*xcpt? */ false, false }, 10761 /*256:out */ -1 }, 11901 10762 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V5 } }, 11902 10763 { /*src1 */ { FP32_0(1), FP32_RAND_x7_V6 } }, … … 11904 10765 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 11905 10766 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 11906 /*256:out */ -1, 11907 /*xcpt? */ false, false }, 10767 /*256:out */ -1 }, 11908 10768 { { /*src2 */ { FP32_0(1), FP32_RAND_x7_V6 } }, 11909 10769 { /*src1 */ { FP32_0(0), FP32_RAND_x7_V5 } }, … … 11911 10771 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11912 10772 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11913 /*256:out */ -1, 11914 /*xcpt? */ false, false }, 10773 /*256:out */ -1 }, 11915 10774 { { /*src2 */ { FP32_0(1), FP32_RAND_x7_V7 } }, 11916 10775 { /*src1 */ { FP32_0(0), FP32_RAND_x7_V2 } }, … … 11918 10777 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11919 10778 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11920 /*256:out */ -1, 11921 /*xcpt? */ false, false }, 10779 /*256:out */ -1 }, 11922 10780 { { /*src2 */ { FP32_0(1), FP32_RAND_x7_V1 } }, 11923 10781 { /*src1 */ { FP32_0(1), FP32_RAND_x7_V7 } }, … … 11925 10783 /*mxcsr:in */ 0, 11926 10784 /*128:out */ 0, 11927 /*256:out */ -1, 11928 /*xcpt? */ false, false }, 10785 /*256:out */ -1 }, 11929 10786 { { /*src2 */ { FP32_0(1), FP32_RAND_x7_V1 } }, 11930 10787 { /*src1 */ { FP32_0(1), FP32_RAND_x7_V5 } }, … … 11932 10789 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11933 10790 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11934 /*256:out */ -1, 11935 /*xcpt? */ false, false }, 10791 /*256:out */ -1 }, 11936 10792 /* 11937 10793 * Infinity. … … 11942 10798 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 11943 10799 /*128:out */ X86_MXCSR_XCPT_MASK, 11944 /*256:out */ -1, 11945 /*xcpt? */ false, false }, 10800 /*256:out */ -1 }, 11946 10801 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V5 } }, 11947 10802 { /*src1 */ { FP32_INF(0), FP32_RAND_x7_V3 } }, … … 11949 10804 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 11950 10805 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 11951 /*256:out */ -1, 11952 /*xcpt? */ false, false }, 10806 /*256:out */ -1 }, 11953 10807 { { /*src2 */ { FP32_INF(0), FP32_RAND_x7_V0 } }, 11954 10808 { /*src1 */ { FP32_0(0), FP32_RAND_x7_V3 } }, … … 11956 10810 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11957 10811 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11958 /*256:out */ -1, 11959 /*xcpt? */ false, false }, 10812 /*256:out */ -1 }, 11960 10813 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V2 } }, 11961 10814 { /*src1 */ { FP32_INF(1), FP32_RAND_x7_V0 } }, … … 11963 10816 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 11964 10817 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 11965 /*256:out */ -1, 11966 /*xcpt? */ false, false }, 10818 /*256:out */ -1 }, 11967 10819 { { /*src2 */ { FP32_INF(0), FP32_RAND_x7_V3 } }, 11968 10820 { /*src1 */ { FP32_INF(0), FP32_RAND_x7_V1 } }, … … 11970 10822 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11971 10823 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11972 /*256:out */ -1, 11973 /*xcpt? */ false, false }, 10824 /*256:out */ -1 }, 11974 10825 { { /*src2 */ { FP32_INF(0), FP32_RAND_x7_V2 } }, 11975 10826 { /*src1 */ { FP32_INF(0), FP32_RAND_x7_V0 } }, … … 11977 10828 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11978 10829 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11979 /*256:out */ -1, 11980 /*xcpt? */ false, false }, 10830 /*256:out */ -1 }, 11981 10831 { { /*src2 */ { FP32_INF(1), FP32_RAND_x7_V1 } }, 11982 10832 { /*src1 */ { FP32_INF(1), FP32_RAND_x7_V2 } }, … … 11984 10834 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11985 10835 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 11986 /*256:out */ -1, 11987 /*xcpt? */ false, false }, 10836 /*256:out */ -1 }, 11988 10837 { { /*src2 */ { FP32_INF(1), FP32_RAND_x7_V3 } }, 11989 10838 { /*src1 */ { FP32_INF(1), FP32_RAND_x7_V3 } }, … … 11991 10840 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11992 10841 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 11993 /*256:out */ -1, 11994 /*xcpt? */ false, false }, 10842 /*256:out */ -1 }, 11995 10843 { { /*src2 */ { FP32_INF(1), FP32_RAND_x7_V1 } }, 11996 10844 { /*src1 */ { FP32_INF(0), FP32_RAND_x7_V1 } }, … … 11998 10846 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 11999 10847 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 12000 /*256:out */ -1, 12001 /*xcpt? */ false, false }, 10848 /*256:out */ -1 }, 12002 10849 { { /*src2 */ { FP32_INF(1), FP32_RAND_x7_V0 } }, 12003 10850 { /*src1 */ { FP32_INF(0), FP32_RAND_x7_V1 } }, … … 12005 10852 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12006 10853 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12007 /*256:out */ -1, 12008 /*xcpt? */ false, false }, 10854 /*256:out */ -1 }, 12009 10855 { { /*src2 */ { FP32_INF(0), FP32_RAND_x7_V3 } }, 12010 10856 { /*src1 */ { FP32_INF(1), FP32_RAND_x7_V2 } }, … … 12012 10858 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12013 10859 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12014 /*256:out */ -1, 12015 /*xcpt? */ false, false }, 10860 /*256:out */ -1 }, 12016 10861 { { /*src2 */ { FP32_INF(0), FP32_RAND_x7_V0 } }, 12017 10862 { /*src1 */ { FP32_INF(1), FP32_RAND_x7_V3 } }, … … 12019 10864 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 12020 10865 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 12021 /*256:out */ -1, 12022 /*xcpt? */ false, false }, 10866 /*256:out */ -1 }, 12023 10867 { { /*src2 */ { FP32_INF(0), FP32_RAND_x7_V4 } }, 12024 10868 { /*src1 */ { FP32_NORM_V0(0), FP32_RAND_x7_V5 } }, … … 12026 10870 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12027 10871 /*128:out */ X86_MXCSR_XCPT_MASK, 12028 /*256:out */ -1, 12029 /*xcpt? */ false, false }, 10872 /*256:out */ -1 }, 12030 10873 { { /*src2 */ { FP32_INF(0), FP32_RAND_x7_V6 } }, 12031 10874 { /*src1 */ { FP32_NORM_V3(0), FP32_RAND_x7_V5 } }, … … 12033 10876 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 12034 10877 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 12035 /*256:out */ -1, 12036 /*xcpt? */ false, false }, 10878 /*256:out */ -1 }, 12037 10879 { { /*src2 */ { FP32_NORM_V7(0), FP32_RAND_x7_V7 } }, 12038 10880 { /*src1 */ { FP32_INF(1), FP32_RAND_x7_V1 } }, … … 12040 10882 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 12041 10883 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 12042 /*256:out */ -1, 12043 /*xcpt? */ false, false }, 10884 /*256:out */ -1 }, 12044 10885 { { /*src2 */ { FP32_NORM_V7(0), FP32_RAND_x7_V4 } }, 12045 10886 { /*src1 */ { FP32_INF(0), FP32_RAND_x7_V2 } }, … … 12047 10888 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12048 10889 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12049 /*256:out */ -1, 12050 /*xcpt? */ false, false }, 10890 /*256:out */ -1 }, 12051 10891 /* 12052 10892 * Normals. … … 12057 10897 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12058 10898 /*128:out */ X86_MXCSR_XCPT_MASK, 12059 /*256:out */ -1, 12060 /*xcpt? */ false, false }, 10899 /*256:out */ -1 }, 12061 10900 { { /*src2 */ { FP32_NORM_MIN(0), FP32_RAND_x7_V3 } }, 12062 10901 { /*src1 */ { FP32_NORM_MIN(0), FP32_RAND_x7_V2 } }, … … 12064 10903 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12065 10904 /*128:out */ X86_MXCSR_XCPT_MASK, 12066 /*256:out */ -1, 12067 /*xcpt? */ false, false }, 10905 /*256:out */ -1 }, 12068 10906 { { /*src2 */ { FP32_NORM_MIN(0), FP32_RAND_x7_V3 } }, 12069 10907 { /*src1 */ { FP32_NORM_MAX(0), FP32_RAND_x7_V1 } }, … … 12071 10909 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12072 10910 /*128:out */ X86_MXCSR_XCPT_MASK, 12073 /*256:out */ -1, 12074 /*xcpt? */ false, false }, 10911 /*256:out */ -1 }, 12075 10912 { { /*src2 */ { FP32_NORM_MAX(0), FP32_RAND_x7_V2 } }, 12076 10913 { /*src1 */ { FP32_NORM_MAX(0), FP32_RAND_x7_V0 } }, … … 12078 10915 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12079 10916 /*128:out */ X86_MXCSR_XCPT_MASK, 12080 /*256:out */ -1, 12081 /*xcpt? */ false, false }, 10917 /*256:out */ -1 }, 12082 10918 { { /*src2 */ { FP32_NORM_SAFE_INT_MIN(0), FP32_RAND_x7_V2 } }, 12083 10919 { /*src1 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_RAND_x7_V1 } }, … … 12085 10921 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12086 10922 /*128:out */ X86_MXCSR_XCPT_MASK, 12087 /*256:out */ -1, 12088 /*xcpt? */ false, false }, 10923 /*256:out */ -1 }, 12089 10924 { { /*src2 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_RAND_x7_V6 } }, 12090 10925 { /*src1 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_RAND_x7_V1 } }, … … 12092 10927 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12093 10928 /*128:out */ X86_MXCSR_XCPT_MASK, 12094 /*256:out */ -1, 12095 /*xcpt? */ false, false }, 10929 /*256:out */ -1 }, 12096 10930 { { /*src2 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_RAND_x7_V0 } }, 12097 10931 { /*src1 */ { FP32_NORM_SAFE_INT_MIN(0), FP32_RAND_x7_V1 } }, … … 12099 10933 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12100 10934 /*128:out */ X86_MXCSR_XCPT_MASK, 12101 /*256:out */ -1, 12102 /*xcpt? */ false, false }, 10935 /*256:out */ -1 }, 12103 10936 { { /*src2 */ { FP32_V(0, 0x600000, 0x7f)/* 1.75*/, FP32_RAND_x7_V1 } }, 12104 10937 { /*src1 */ { FP32_V(1, 0, 0x7d)/*-0.25*/, FP32_RAND_x7_V2 } }, … … 12106 10939 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 12107 10940 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 12108 /*256:out */ -1, 12109 /*xcpt? */ false, false }, 10941 /*256:out */ -1 }, 12110 10942 { { /*src2 */ { FP32_V(0, 0, 0x7d)/*0.25*/, FP32_RAND_x7_V3 } }, 12111 10943 { /*src1 */ { FP32_V(0, 0, 0x7e)/*0.50*/, FP32_RAND_x7_V1 } }, … … 12113 10945 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 12114 10946 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 12115 /*256:out */ -1, 12116 /*xcpt? */ false, false }, 10947 /*256:out */ -1 }, 12117 10948 { { /*src2 */ { FP32_NORM_MAX(0), FP32_RAND_x7_V1 } }, 12118 10949 { /*src1 */ { FP32_NORM_V1(0), FP32_RAND_x7_V0 } }, … … 12120 10951 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 12121 10952 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 12122 /*256:out */ -1, 12123 /*xcpt? */ false, false }, 10953 /*256:out */ -1 }, 12124 10954 { { /*src2 */ { FP32_V(0, 0x5ca5b8, 0x93)/*1807543*/, FP32_RAND_x7_V3 } }, 12125 10955 { /*src1 */ { FP32_V(0, 0x1ea980, 0x8f)/* 81235*/, FP32_RAND_x7_V1 } }, … … 12127 10957 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12128 10958 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12129 /*256:out */ -1, 12130 /*xcpt? */ false, false }, 10959 /*256:out */ -1 }, 12131 10960 { { /*src2 */ { FP32_V(1, 0x2514d6, 0x93)/*-1352346.75*/, FP32_RAND_x7_V2 } }, 12132 10961 { /*src1 */ { FP32_V(0, 0x7c9000, 0x88)/* 1010.25*/, FP32_RAND_x7_V0 } }, … … 12134 10963 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12135 10964 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12136 /*256:out */ -1, 12137 /*xcpt? */ false, false }, 10965 /*256:out */ -1 }, 12138 10966 { { /*src2 */ { FP32_V(1, 0x2514d6, 0x93)/*-1352346.75*/, FP32_RAND_x7_V4 } }, 12139 10967 { /*src1 */ { FP32_V(0, 0x253468, 0x93)/* 1353357.00*/, FP32_RAND_x7_V4 } }, … … 12141 10969 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12142 10970 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12143 /*256:out */ -1, 12144 /*xcpt? */ false, false }, 10971 /*256:out */ -1 }, 12145 10972 { { /*src2 */ { FP32_V(1, 0x40e6b6, 0x8c)/*-12345.678*/, FP32_RAND_x7_V3 } }, 12146 10973 { /*src1 */ { FP32_V(1, 0x40e6b7, 0x8c)/*-12345.679*/, FP32_RAND_x7_V1 } }, … … 12148 10975 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12149 10976 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12150 /*256:out */ -1, 12151 /*xcpt? */ false, false }, 10977 /*256:out */ -1 }, 12152 10978 { { /*src2 */ { FP32_V(0, 0x620b2e, 0x92)/*925874.9*/, FP32_RAND_x7_V2 } }, 12153 10979 { /*src1 */ { FP32_V(0, 0x620b2d, 0x92)/*925874.8*/, FP32_RAND_x7_V4 } }, … … 12155 10981 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12156 10982 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12157 /*256:out */ -1, 12158 /*xcpt? */ false, false }, 10983 /*256:out */ -1 }, 12159 10984 { { /*src2 */ { FP32_V(0, 0x490fda, 0x80)/*3.1415926*/, FP32_RAND_x7_V3 } }, 12160 10985 { /*src1 */ { FP32_V(0, 0x490fdb, 0x80)/*3.1415927*/, FP32_RAND_x7_V1 } }, … … 12162 10987 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12163 10988 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12164 /*256:out */ -1, 12165 /*xcpt? */ false, false }, 10989 /*256:out */ -1 }, 12166 10990 { { /*src2 */ { FP32_V(1, 0x40e6b6, 0x8c)/*-12345.678*/, FP32_RAND_x7_V0 } }, 12167 10991 { /*src1 */ { FP32_V(1, 0x40e6b7, 0x8c)/*-12345.679*/, FP32_RAND_x7_V0 } }, … … 12169 10993 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12170 10994 /*128:out */ X86_MXCSR_XCPT_MASK, 12171 /*256:out */ -1, 12172 /*xcpt? */ false, false }, 10995 /*256:out */ -1 }, 12173 10996 { { /*src2 */ { FP32_V(0, 0x5dd520, 0x8e)/* 56789.125*/, FP32_RAND_x7_V6 } }, 12174 10997 { /*src1 */ { FP32_V(1, 0x5dd521, 0x8e)/*-56789.127*/, FP32_RAND_x7_V4 } }, … … 12176 10999 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12177 11000 /*128:out */ X86_MXCSR_XCPT_MASK, 12178 /*256:out */ -1, 12179 /*xcpt? */ false, false }, 11001 /*256:out */ -1 }, 12180 11002 { { /*src2 */ { FP32_V(0, 0x600000, 0x7e)/* 0.875*/, FP32_RAND_x7_V7 } }, 12181 11003 { /*src1 */ { FP32_V(1, 0, 0x7d)/*-0.250*/, FP32_RAND_x7_V1 } }, … … 12183 11005 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 12184 11006 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 12185 /*256:out */ -1, 12186 /*xcpt? */ false, false }, 11007 /*256:out */ -1 }, 12187 11008 /** @todo More Normals. */ 12188 11009 /* … … 12194 11015 /*mxcsr:in */ 0, 12195 11016 /*128:out */ X86_MXCSR_DE, 12196 /*256:out */ -1, 12197 /*xcpt? */ true, true }, 11017 /*256:out */ -1 }, 12198 11018 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V5 } }, 12199 11019 { /*src1 */ { FP32_DENORM_MAX(0), FP32_RAND_x7_V1 } }, … … 12201 11021 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12202 11022 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 12203 /*256:out */ -1, 12204 /*xcpt? */ false, false }, 11023 /*256:out */ -1 }, 12205 11024 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_RAND_x7_V4 } }, 12206 11025 { /*src1 */ { FP32_DENORM_MAX(0), FP32_RAND_x7_V3 } }, … … 12208 11027 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 12209 11028 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 12210 /*256:out */ -1, 12211 /*xcpt? */ false, false }, 11029 /*256:out */ -1 }, 12212 11030 { { /*src2 */ { FP32_DENORM_MAX(0), FP32_RAND_x7_V7 } }, 12213 11031 { /*src1 */ { FP32_DENORM_MAX(0), FP32_RAND_x7_V4 } }, … … 12215 11033 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12216 11034 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 12217 /*256:out */ -1, 12218 /*xcpt? */ false, false }, 11035 /*256:out */ -1 }, 12219 11036 { { /*src2 */ { FP32_DENORM_MAX(0), FP32_RAND_x7_V6 } }, 12220 11037 { /*src1 */ { FP32_DENORM_MAX(1), FP32_RAND_x7_V4 } }, … … 12222 11039 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12223 11040 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 12224 /*256:out */ -1, 12225 /*xcpt? */ false, false }, 11041 /*256:out */ -1 }, 12226 11042 { { /*src2 */ { FP32_DENORM_MAX(1), FP32_RAND_x7_V3 } }, 12227 11043 { /*src1 */ { FP32_DENORM_MAX(0), FP32_RAND_x7_V2 } }, … … 12229 11045 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12230 11046 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 12231 /*256:out */ -1, 12232 /*xcpt? */ false, false }, 11047 /*256:out */ -1 }, 12233 11048 { { /*src2 */ { FP32_DENORM_MIN(1), FP32_RAND_x7_V7 } }, 12234 11049 { /*src1 */ { FP32_DENORM_MIN(0), FP32_RAND_x7_V2 } }, … … 12236 11051 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12237 11052 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 12238 /*256:out */ -1, 12239 /*xcpt? */ false, false }, 11053 /*256:out */ -1 }, 12240 11054 { { /*src2 */ { FP32_DENORM_MIN(1), FP32_RAND_x7_V5 } }, 12241 11055 { /*src1 */ { FP32_DENORM_MIN(1), FP32_RAND_x7_V1 } }, … … 12243 11057 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12244 11058 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 12245 /*256:out */ -1, 12246 /*xcpt? */ false, false }, 11059 /*256:out */ -1 }, 12247 11060 { { /*src2 */ { FP32_DENORM_MIN(1), FP32_RAND_x7_V2 } }, 12248 11061 { /*src1 */ { FP32_DENORM_MIN(1), FP32_RAND_x7_V3 } }, … … 12250 11063 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 12251 11064 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 12252 /*256:out */ -1, 12253 /*xcpt? */ false, false }, 11065 /*256:out */ -1 }, 12254 11066 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_RAND_x7_V0 } }, 12255 11067 { /*src1 */ { FP32_0(0), FP32_RAND_x7_V0 } }, … … 12257 11069 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12258 11070 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 12259 /*256:out */ -1, 12260 /*xcpt? */ false, false }, 11071 /*256:out */ -1 }, 12261 11072 /** @todo More Denormals. */ 12262 11073 /*56*/ FP32_TABLE_D9_SS_INVALIDS … … 12319 11130 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12320 11131 /*128:out */ X86_MXCSR_XCPT_MASK, 12321 /*256:out */ -1, 12322 /*xcpt? */ false, false }, 11132 /*256:out */ -1 }, 12323 11133 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, 12324 11134 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 12326 11136 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 12327 11137 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 12328 /*256:out */ -1, 12329 /*xcpt? */ false, false }, 11138 /*256:out */ -1 }, 12330 11139 { { /*src2 */ { FP64_0(0), FP64_INF(0), FP64_SNAN(0), FP64_SNAN(0) } }, 12331 11140 { /*src1 */ { FP64_0(0), FP64_INF(1), FP64_QNAN(0), FP64_SNAN(1) } }, … … 12333 11142 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12334 11143 /*128:out */ X86_MXCSR_XCPT_MASK, 12335 /*256:out */ -1, 12336 /*xcpt? */ false, false }, 11144 /*256:out */ -1 }, 12337 11145 { { /*src2 */ { FP64_0(0), FP64_RAND_V0(0), FP64_RAND_V0(0), FP64_RAND_V0(0) } }, 12338 11146 { /*src1 */ { FP64_0(0), FP64_RAND_V3(0), FP64_RAND_V2(0), FP64_RAND_V1(0) } }, … … 12340 11148 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12341 11149 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12342 /*256:out */ -1, 12343 /*xcpt? */ false, false }, 11150 /*256:out */ -1 }, 12344 11151 { { /*src2 */ { FP64_0(0), FP64_RAND_V2(0), FP64_RAND_V3(0), FP64_RAND_V1(0) } }, 12345 11152 { /*src1 */ { FP64_0(0), FP64_RAND_V0(1), FP64_RAND_V1(1), FP64_RAND_V2(1) } }, … … 12347 11154 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 12348 11155 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 12349 /*256:out */ -1, 12350 /*xcpt? */ false, false }, 11156 /*256:out */ -1 }, 12351 11157 { { /*src2 */ { FP64_0(0), FP64_RAND_V0(0), FP64_RAND_V1(0), FP64_RAND_V3(0) } }, 12352 11158 { /*src1 */ { FP64_0(1), FP64_RAND_V1(0), FP64_RAND_V2(0), FP64_RAND_V3(0) } }, … … 12354 11160 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12355 11161 /*128:out */ X86_MXCSR_XCPT_MASK, 12356 /*256:out */ -1, 12357 /*xcpt? */ false, false }, 11162 /*256:out */ -1 }, 12358 11163 { { /*src2 */ { FP64_0(0), FP64_RAND_V0(1), FP64_RAND_V1(0), FP64_RAND_V2(0) } }, 12359 11164 { /*src1 */ { FP64_0(1), FP64_RAND_V2(1), FP64_RAND_V3(0), FP64_RAND_V0(1) } }, … … 12361 11166 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 12362 11167 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 12363 /*256:out */ -1, 12364 /*xcpt? */ false, false }, 11168 /*256:out */ -1 }, 12365 11169 { { /*src2 */ { FP64_0(1), FP64_RAND_V0(1), FP64_RAND_V1(1), FP64_RAND_V3(1) } }, 12366 11170 { /*src1 */ { FP64_0(0), FP64_RAND_V1(0), FP64_RAND_V2(1), FP64_RAND_V3(0) } }, … … 12368 11172 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12369 11173 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12370 /*256:out */ -1, 12371 /*xcpt? */ false, false }, 11174 /*256:out */ -1 }, 12372 11175 { { /*src2 */ { FP64_0(1), FP64_RAND_V3(1), FP64_RAND_V2(0), FP64_RAND_V1(0) } }, 12373 11176 { /*src1 */ { FP64_0(0), FP64_RAND_V0(1), FP64_RAND_V1(1), FP64_RAND_V3(0) } }, … … 12375 11178 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 12376 11179 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 12377 /*256:out */ -1, 12378 /*xcpt? */ false, false }, 11180 /*256:out */ -1 }, 12379 11181 { { /*src2 */ { FP64_0(1), FP64_RAND_V1(1), FP64_RAND_V2(1), FP64_RAND_V3(1) } }, 12380 11182 { /*src1 */ { FP64_0(1), FP64_RAND_V0(1), FP64_RAND_V1(0), FP64_RAND_V2(0) } }, … … 12382 11184 /*mxcsr:in */ 0, 12383 11185 /*128:out */ 0, 12384 /*256:out */ -1, 12385 /*xcpt? */ false, false }, 11186 /*256:out */ -1 }, 12386 11187 { { /*src2 */ { FP64_0(1), FP64_RAND_V3(1), FP64_RAND_V1(1), FP64_RAND_V0(1) } }, 12387 11188 { /*src1 */ { FP64_0(1), FP64_RAND_V1(0), FP64_RAND_V0(1), FP64_RAND_V2(1) } }, … … 12389 11190 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 12390 11191 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 12391 /*256:out */ -1, 12392 /*xcpt? */ false, false }, 11192 /*256:out */ -1 }, 12393 11193 /* 12394 11194 * Infinity. … … 12399 11199 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12400 11200 /*128:out */ X86_MXCSR_XCPT_MASK, 12401 /*256:out */ -1, 12402 /*xcpt? */ false, false }, 11201 /*256:out */ -1 }, 12403 11202 { { /*src2 */ { FP64_0(0), FP64_RAND_V1(1), FP64_RAND_V1(1), FP64_RAND_V3(1) } }, 12404 11203 { /*src1 */ { FP64_INF(0), FP64_RAND_V3(0), FP64_RAND_V2(1), FP64_RAND_V0(1) } }, … … 12406 11205 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 12407 11206 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 12408 /*256:out */ -1, 12409 /*xcpt? */ false, false }, 11207 /*256:out */ -1 }, 12410 11208 { { /*src2 */ { FP64_INF(0), FP64_INF(1), FP64_SNAN(1), FP64_QNAN(1) } }, 12411 11209 { /*src1 */ { FP64_0(0), FP64_RAND_V3(0), FP64_RAND_V2(1), FP64_RAND_V0(1) } }, … … 12413 11211 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12414 11212 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12415 /*256:out */ -1, 12416 /*xcpt? */ false, false }, 11213 /*256:out */ -1 }, 12417 11214 { { /*src2 */ { FP64_0(0), FP64_RAND_V2(1), FP64_RAND_V2(1), FP64_RAND_V3(0) } }, 12418 11215 { /*src1 */ { FP64_INF(1), FP64_RAND_V0(0), FP64_RAND_V1(0), FP64_RAND_V0(1) } }, … … 12420 11217 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 12421 11218 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 12422 /*256:out */ -1, 12423 /*xcpt? */ false, false }, 11219 /*256:out */ -1 }, 12424 11220 { { /*src2 */ { FP64_INF(0), FP64_RAND_V3(1), FP64_RAND_V3(1), FP64_RAND_V0(1) } }, 12425 11221 { /*src1 */ { FP64_INF(0), FP64_RAND_V1(0), FP64_RAND_V2(1), FP64_RAND_V1(1) } }, … … 12427 11223 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 12428 11224 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 12429 /*256:out */ -1, 12430 /*xcpt? */ false, false }, 11225 /*256:out */ -1 }, 12431 11226 { { /*src2 */ { FP64_INF(0), FP64_RAND_V2(0), FP64_RAND_V3(0), FP64_RAND_V0(0) } }, 12432 11227 { /*src1 */ { FP64_INF(0), FP64_RAND_V0(1), FP64_RAND_V0(1), FP64_RAND_V3(1) } }, … … 12434 11229 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12435 11230 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12436 /*256:out */ -1, 12437 /*xcpt? */ false, false }, 11231 /*256:out */ -1 }, 12438 11232 { { /*src2 */ { FP64_INF(1), FP64_RAND_V3(0), FP64_RAND_V2(1), FP64_RAND_V3(0) } }, 12439 11233 { /*src1 */ { FP64_INF(1), FP64_QNAN_V(1, 1), FP64_RAND_V1(1), FP64_RAND_V2(0) } }, … … 12441 11235 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12442 11236 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12443 /*256:out */ -1, 12444 /*xcpt? */ false, false }, 11237 /*256:out */ -1 }, 12445 11238 { { /*src2 */ { FP64_INF(1), FP64_RAND_V2(1), FP64_RAND_V1(1), FP64_RAND_V0(1) } }, 12446 11239 { /*src1 */ { FP64_INF(1), FP64_RAND_V0(0), FP64_RAND_V3(1), FP64_RAND_V0(1) } }, … … 12448 11241 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 12449 11242 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 12450 /*256:out */ -1, 12451 /*xcpt? */ false, false }, 11243 /*256:out */ -1 }, 12452 11244 { { /*src2 */ { FP64_INF(1), FP64_RAND_V1(1), FP64_RAND_V3(1), FP64_RAND_V0(1) } }, 12453 11245 { /*src1 */ { FP64_INF(0), FP64_RAND_V1(0), FP64_RAND_V2(1), FP64_RAND_V1(1) } }, … … 12455 11247 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 12456 11248 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 12457 /*256:out */ -1, 12458 /*xcpt? */ false, false }, 11249 /*256:out */ -1 }, 12459 11250 { { /*src2 */ { FP64_INF(1), FP64_RAND_V0(1), FP64_RAND_V2(1), FP64_RAND_V0(1) } }, 12460 11251 { /*src1 */ { FP64_INF(0), FP64_RAND_V0(0), FP64_RAND_V2(0), FP64_RAND_V3(1) } }, … … 12462 11253 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12463 11254 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12464 /*256:out */ -1, 12465 /*xcpt? */ false, false }, 11255 /*256:out */ -1 }, 12466 11256 { { /*src2 */ { FP64_INF(0), FP64_RAND_V2(1), FP64_RAND_V3(1), FP64_RAND_V0(1) } }, 12467 11257 { /*src1 */ { FP64_INF(1), FP64_RAND_V2(0), FP64_RAND_V3(0), FP64_RAND_V1(1) } }, … … 12469 11259 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12470 11260 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12471 /*256:out */ -1, 12472 /*xcpt? */ false, false }, 11261 /*256:out */ -1 }, 12473 11262 { { /*src2 */ { FP64_INF(0), FP64_RAND_V0(1), FP64_RAND_V2(1), FP64_RAND_V0(1) } }, 12474 11263 { /*src1 */ { FP64_INF(1), FP64_RAND_V0(0), FP64_RAND_V2(0), FP64_RAND_V3(1) } }, … … 12476 11265 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 12477 11266 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 12478 /*256:out */ -1, 12479 /*xcpt? */ false, false }, 11267 /*256:out */ -1 }, 12480 11268 { { /*src2 */ { FP64_INF(0), FP64_RAND_V0(0), FP64_RAND_V2(1), FP64_RAND_V0(1) } }, 12481 11269 { /*src1 */ { FP64_NORM_V0(0), FP64_RAND_V1(1), FP64_RAND_V3(1), FP64_RAND_V1(1) } }, … … 12483 11271 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12484 11272 /*128:out */ X86_MXCSR_XCPT_MASK, 12485 /*256:out */ -1, 12486 /*xcpt? */ false, false }, 11273 /*256:out */ -1 }, 12487 11274 { { /*src2 */ { FP64_INF(0), FP64_INF(0), FP64_SNAN(1), FP64_INF(1) } }, 12488 11275 { /*src1 */ { FP64_NORM_V3(0), FP64_INF(1), FP64_QNAN(1), FP64_SNAN(1) } }, … … 12490 11277 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 12491 11278 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 12492 /*256:out */ -1, 12493 /*xcpt? */ false, false }, 11279 /*256:out */ -1 }, 12494 11280 { { /*src2 */ { FP64_NORM_V2(0), FP64_RAND_V3(1), FP64_QNAN(1), FP64_SNAN(1) } }, 12495 11281 { /*src1 */ { FP64_INF(1), FP64_RAND_V2(1), FP64_RAND_V2(1), FP64_RAND_V1(1) } }, … … 12497 11283 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 12498 11284 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 12499 /*256:out */ -1, 12500 /*xcpt? */ false, false }, 11285 /*256:out */ -1 }, 12501 11286 { { /*src2 */ { FP64_NORM_V2(0), FP64_SNAN(0), FP64_RAND_V2(0), FP64_RAND_V3(0) } }, 12502 11287 { /*src1 */ { FP64_INF(0), FP64_RAND_V2(0), FP64_RAND_V1(0), FP64_RAND_V2(1) } }, … … 12504 11289 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12505 11290 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12506 /*256:out */ -1, 12507 /*xcpt? */ false, false }, 11291 /*256:out */ -1 }, 12508 11292 /* 12509 11293 * Normals. … … 12514 11298 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12515 11299 /*128:out */ X86_MXCSR_XCPT_MASK, 12516 /*256:out */ -1, 12517 /*xcpt? */ false, false }, 11300 /*256:out */ -1 }, 12518 11301 { { /*src2 */ { FP64_NORM_MIN(0), FP64_RAND_V3(1), FP64_RAND_V2(1), FP64_RAND_V3(1) } }, 12519 11302 { /*src1 */ { FP64_NORM_MIN(0), FP64_RAND_V2(0), FP64_RAND_V1(1), FP64_RAND_V2(1) } }, … … 12521 11304 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12522 11305 /*128:out */ X86_MXCSR_XCPT_MASK, 12523 /*256:out */ -1, 12524 /*xcpt? */ false, false }, 11306 /*256:out */ -1 }, 12525 11307 { { /*src2 */ { FP64_NORM_MIN(0), FP64_RAND_V3(1), FP64_RAND_V0(1), FP64_RAND_V3(0) } }, 12526 11308 { /*src1 */ { FP64_NORM_MAX(0), FP64_RAND_V1(0), FP64_RAND_V3(0), FP64_RAND_V1(0) } }, … … 12528 11310 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12529 11311 /*128:out */ X86_MXCSR_XCPT_MASK, 12530 /*256:out */ -1, 12531 /*xcpt? */ false, false }, 11312 /*256:out */ -1 }, 12532 11313 { { /*src2 */ { FP64_NORM_MAX(0), FP64_RAND_V2(1), FP64_RAND_V2(1), FP64_RAND_V3(0) } }, 12533 11314 { /*src1 */ { FP64_NORM_MAX(0), FP64_RAND_V0(0), FP64_RAND_V1(0), FP64_RAND_V1(1) } }, … … 12535 11316 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12536 11317 /*128:out */ X86_MXCSR_XCPT_MASK, 12537 /*256:out */ -1, 12538 /*xcpt? */ false, false }, 11318 /*256:out */ -1 }, 12539 11319 { { /*src2 */ { FP64_NORM_SAFE_INT_MIN(0), FP64_RAND_V2(1), FP64_RAND_V2(1), FP64_RAND_V3(0) } }, 12540 11320 { /*src1 */ { FP64_NORM_SAFE_INT_MAX(0), FP64_RAND_V1(0), FP64_RAND_V1(0), FP64_RAND_V3(1) } }, … … 12542 11322 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12543 11323 /*128:out */ X86_MXCSR_XCPT_MASK, 12544 /*256:out */ -1, 12545 /*xcpt? */ false, false }, 11324 /*256:out */ -1 }, 12546 11325 { { /*src2 */ { FP64_NORM_SAFE_INT_MAX(0), FP64_RAND_V3(0), FP64_RAND_V2(0), FP64_RAND_V3(1) } }, 12547 11326 { /*src1 */ { FP64_NORM_SAFE_INT_MAX(0), FP64_RAND_V1(1), FP64_RAND_V2(1), FP64_RAND_V3(1) } }, … … 12549 11328 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12550 11329 /*128:out */ X86_MXCSR_XCPT_MASK, 12551 /*256:out */ -1, 12552 /*xcpt? */ false, false }, 11330 /*256:out */ -1 }, 12553 11331 { { /*src2 */ { FP64_NORM_SAFE_INT_MAX(0), FP64_INF(0), FP64_QNAN(1), FP64_QNAN(0) } }, 12554 11332 { /*src1 */ { FP64_NORM_SAFE_INT_MIN(0), FP64_RAND_V1(0), FP64_RAND_V2(1), FP64_RAND_V0(1) } }, … … 12556 11334 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12557 11335 /*128:out */ X86_MXCSR_XCPT_MASK, 12558 /*256:out */ -1, 12559 /*xcpt? */ false, false }, 11336 /*256:out */ -1 }, 12560 11337 { { /*src2 */ { FP64_V(0, 0, 0x409)/*1024*/, FP64_RAND_V1(1), FP64_RAND_V2(1), FP64_RAND_V3(1) } }, 12561 11338 { /*src1 */ { FP64_V(0, 0, 0x408)/* 512*/, FP64_RAND_V1(0), FP64_RAND_V2(1), FP64_RAND_V3(1) } }, … … 12563 11340 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 12564 11341 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 12565 /*256:out */ -1, 12566 /*xcpt? */ false, false }, 11342 /*256:out */ -1 }, 12567 11343 { { /*src2 */ { FP64_V(0, 0xc122186c3cfd0, 0x42d)/*123456789876543.25*/, FP64_RAND_V2(1), FP64_RAND_V2(0), FP64_RAND_V3(1) } }, 12568 11344 { /*src1 */ { FP64_V(0, 0xb88e0395d49b0, 0x42d)/*121098765432102.75*/, FP64_RAND_V0(0), FP64_RAND_V2(0), FP64_RAND_V0(0) } }, … … 12570 11346 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 12571 11347 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 12572 /*256:out */ -1, 12573 /*xcpt? */ false, false }, 11348 /*256:out */ -1 }, 12574 11349 { { /*src2 */ { FP64_NORM_MAX(0), FP64_RAND_V0(1), FP64_RAND_V2(1), FP64_RAND_V3(1) } }, 12575 11350 { /*src1 */ { FP64_NORM_V1(0), FP64_RAND_V0(1), FP64_RAND_V2(0), FP64_RAND_V3(0) } }, … … 12577 11352 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 12578 11353 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 12579 /*256:out */ -1, 12580 /*xcpt? */ false, false }, 11354 /*256:out */ -1 }, 12581 11355 { { /*src2 */ { FP64_V(0, 0xc000000000000, 0x3ff)/*1.75*/, FP64_RAND_V3(0), FP64_RAND_V2(1), FP64_RAND_V3(0) } }, 12582 11356 { /*src1 */ { FP64_V(0, 0, 0x3fd)/*0.25*/, FP64_RAND_V0(0), FP64_RAND_V1(1), FP64_RAND_V1(0) } }, … … 12584 11358 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12585 11359 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12586 /*256:out */ -1, 12587 /*xcpt? */ false, false }, 11360 /*256:out */ -1 }, 12588 11361 { { /*src2 */ { FP64_V(1, 0, 0x3fd)/*-0.25*/, FP64_RAND_V2(1), FP64_RAND_V2(1), FP64_RAND_V3(0) } }, 12589 11362 { /*src1 */ { FP64_V(1, 0, 0x3fe)/*-0.50*/, FP64_RAND_V0(0), FP64_RAND_V1(0), FP64_RAND_V1(1) } }, … … 12591 11364 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12592 11365 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12593 /*256:out */ -1, 12594 /*xcpt? */ false, false }, 11366 /*256:out */ -1 }, 12595 11367 { { /*src2 */ { FP64_V(0, 0x26580b4c7e6b7, 0x41d)/*1234567891.1234567*/, FP64_RAND_V2(1), FP64_RAND_V3(1), FP64_RAND_V3(1) } }, 12596 11368 { /*src1 */ { FP64_V(0, 0x26580b4c7e6bc, 0x41d)/*1234567891.1234580*/, FP64_RAND_V3(0), FP64_RAND_V1(0), FP64_RAND_V0(1) } }, … … 12598 11370 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12599 11371 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12600 /*256:out */ -1, 12601 /*xcpt? */ false, false }, 11372 /*256:out */ -1 }, 12602 11373 { { /*src2 */ { FP64_V(0, 0xf9b0207d06184, 0x3fb)/*0.1234589833333129*/, FP64_RAND_V3(1), FP64_RAND_V2(1), FP64_RAND_V3(1) } }, 12603 11374 { /*src1 */ { FP64_V(0, 0xf9b0207d0617d, 0x3fb)/*0.1234589833333128*/, FP64_RAND_V1(1), FP64_RAND_V0(0), FP64_RAND_V0(1) } }, … … 12605 11376 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12606 11377 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12607 /*256:out */ -1, 12608 /*xcpt? */ false, false }, 11378 /*256:out */ -1 }, 12609 11379 { { /*src2 */ { FP64_V(0, 0xb88e0395d49b0, 0x42d)/* 121098765432102.75*/, FP64_RAND_V2(1), FP64_RAND_V2(1), FP64_RAND_V3(1) } }, 12610 11380 { /*src1 */ { FP64_V(1, 0xbcd80e0108cc0, 0x42e)/*-244555555308646.00*/, FP64_RAND_V3(0), FP64_RAND_V3(1), FP64_RAND_V0(1) } }, … … 12612 11382 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12613 11383 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12614 /*256:out */ -1, 12615 /*xcpt? */ false, false }, 11384 /*256:out */ -1 }, 12616 11385 { { /*src2 */ { FP64_V(0, 0xcf0033a34f337, 0x432)/*4072598000007579.5*/, FP64_RAND_V3(1), FP64_RAND_V2(1), FP64_RAND_V1(1) } }, 12617 11386 { /*src1 */ { FP64_V(0, 0xd6eca42000000, 0x419)/* 123450000.5*/, FP64_RAND_V3(0), FP64_RAND_V2(0), FP64_RAND_V3(1) } }, … … 12619 11388 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12620 11389 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12621 /*256:out */ -1, 12622 /*xcpt? */ false, false }, 11390 /*256:out */ -1 }, 12623 11391 { { /*src2 */ { FP64_V(1, 0xbcd80e0108cc0, 0x42e)/*-244555555308646.00*/, FP64_INF(1), FP64_SNAN(1), FP64_INF(1) } }, 12624 11392 { /*src1 */ { FP64_V(0, 0xb88e0395d49b0, 0x42d)/* 121098765432102.75*/, FP64_INF(1), FP64_QNAN(0), FP64_SNAN(0) } }, … … 12626 11394 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12627 11395 /*128:out */ X86_MXCSR_XCPT_MASK, 12628 /*256:out */ -1, 12629 /*xcpt? */ false, false }, 11396 /*256:out */ -1 }, 12630 11397 { { /*src2 */ { FP64_V(0, 0xbcd80e0108cc0, 0x42e)/* 244555555308646.00*/, FP64_RAND_V3(0), FP64_RAND_V2(0), FP64_RAND_V3(0) } }, 12631 11398 { /*src1 */ { FP64_V(1, 0xb88e0395d49b0, 0x42d)/*-121098765432102.75*/, FP64_RAND_V0(0), FP64_RAND_V0(0), FP64_RAND_V2(1) } }, … … 12633 11400 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 12634 11401 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 12635 /*256:out */ -1, 12636 /*xcpt? */ false, false }, 11402 /*256:out */ -1 }, 12637 11403 { { /*src2 */ { FP64_V(1, 0xcf0033a34f337, 0x432)/*-4072598000007579.5*/, FP64_RAND_V1(0), FP64_RAND_V2(0), FP64_RAND_V1(0) } }, 12638 11404 { /*src1 */ { FP64_V(0, 0xd6eca42000000, 0x419)/* 123450000.5*/, FP64_RAND_V2(0), FP64_RAND_V2(1), FP64_RAND_V3(0) } }, … … 12640 11406 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 12641 11407 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 12642 /*256:out */ -1, 12643 /*xcpt? */ false, false }, 11408 /*256:out */ -1 }, 12644 11409 /** @todo More Normals. */ 12645 11410 /* … … 12651 11416 /*mxcsr:in */ 0, 12652 11417 /*128:out */ X86_MXCSR_DE, 12653 /*256:out */ -1, 12654 /*xcpt? */ true, true }, 11418 /*256:out */ -1 }, 12655 11419 { { /*src2 */ { FP64_0(0), FP64_SNAN(0), FP64_QNAN(1), FP64_QNAN(0) } }, 12656 11420 { /*src1 */ { FP64_DENORM_MAX(0), FP64_RAND_V2(0), FP64_RAND_V3(1), FP64_RAND_V2(0) } }, … … 12658 11422 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12659 11423 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 12660 /*256:out */ -1, 12661 /*xcpt? */ false, false }, 11424 /*256:out */ -1 }, 12662 11425 { { /*src2 */ { FP64_DENORM_MIN(0), FP64_INF(1), FP64_SNAN(0), FP64_INF(1) } }, 12663 11426 { /*src1 */ { FP64_DENORM_MAX(0), FP64_INF(0), FP64_QNAN(1), FP64_SNAN(1) } }, … … 12665 11428 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 12666 11429 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 12667 /*256:out */ -1, 12668 /*xcpt? */ false, false }, 11430 /*256:out */ -1 }, 12669 11431 { { /*src2 */ { FP64_DENORM_MAX(0), FP64_RAND_V2(1), FP64_RAND_V0(1), FP64_RAND_V3(0) } }, 12670 11432 { /*src1 */ { FP64_DENORM_MAX(0), FP64_RAND_V3(0), FP64_RAND_V2(0), FP64_RAND_V3(1) } }, … … 12672 11434 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12673 11435 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 12674 /*256:out */ -1, 12675 /*xcpt? */ false, false }, 11436 /*256:out */ -1 }, 12676 11437 { { /*src2 */ { FP64_DENORM_MAX(0), FP64_RAND_V1(1), FP64_RAND_V2(1), FP64_RAND_V2(0) } }, 12677 11438 { /*src1 */ { FP64_DENORM_MAX(1), FP64_RAND_V0(0), FP64_RAND_V3(0), FP64_RAND_V0(0) } }, … … 12679 11440 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12680 11441 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 12681 /*256:out */ -1, 12682 /*xcpt? */ false, false }, 11442 /*256:out */ -1 }, 12683 11443 { { /*src2 */ { FP64_DENORM_MAX(1), FP64_RAND_V3(1), FP64_RAND_V0(0), FP64_RAND_V3(1) } }, 12684 11444 { /*src1 */ { FP64_DENORM_MAX(0), FP64_RAND_V2(1), FP64_RAND_V3(1), FP64_RAND_V2(1) } }, … … 12686 11446 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12687 11447 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 12688 /*256:out */ -1, 12689 /*xcpt? */ false, false }, 11448 /*256:out */ -1 }, 12690 11449 { { /*src2 */ { FP64_DENORM_MIN(1), FP64_RAND_V0(1), FP64_RAND_V3(1), FP64_RAND_V2(1) } }, 12691 11450 { /*src1 */ { FP64_DENORM_MIN(0), FP64_RAND_V0(1), FP64_RAND_V1(0), FP64_RAND_V2(1) } }, … … 12693 11452 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12694 11453 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 12695 /*256:out */ -1, 12696 /*xcpt? */ false, false }, 11454 /*256:out */ -1 }, 12697 11455 { { /*src2 */ { FP64_DENORM_MIN(1), FP64_INF(0), FP64_QNAN(1), FP64_SNAN(1) } }, 12698 11456 { /*src1 */ { FP64_DENORM_MIN(1), FP64_RAND_V1(0), FP64_RAND_V2(1), FP64_RAND_V0(1) } }, … … 12700 11458 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12701 11459 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 12702 /*256:out */ -1, 12703 /*xcpt? */ false, false }, 11460 /*256:out */ -1 }, 12704 11461 { { /*src2 */ { FP64_DENORM_MIN(1), FP64_SNAN(1), FP64_SNAN(0), FP64_QNAN(0) } }, 12705 11462 { /*src1 */ { FP64_DENORM_MIN(1), FP64_RAND_V1(0), FP64_RAND_V2(1), FP64_RAND_V0(1) } }, … … 12707 11464 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 12708 11465 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 12709 /*256:out */ -1, 12710 /*xcpt? */ false, false }, 11466 /*256:out */ -1 }, 12711 11467 { { /*src2 */ { FP64_DENORM_MIN(0), FP64_RAND_V0(1), FP64_RAND_V1(0), FP64_RAND_V2(1) } }, 12712 11468 { /*src1 */ { FP64_0(0), FP64_RAND_V0(0), FP64_RAND_V1(1), FP64_RAND_V2(0) } }, … … 12714 11470 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12715 11471 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 12716 /*256:out */ -1, 12717 /*xcpt? */ false, false }, 11472 /*256:out */ -1 }, 12718 11473 /** @todo More Denormals. */ 12719 11474 /* … … 12778 11533 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12779 11534 /*128:out */ X86_MXCSR_XCPT_MASK, 12780 /*256:out */ X86_MXCSR_XCPT_MASK, 12781 /*xcpt? */ false, false }, 11535 /*256:out */ X86_MXCSR_XCPT_MASK }, 12782 11536 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 12783 11537 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 12785 11539 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12786 11540 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12787 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12788 /*xcpt? */ false, false }, 11541 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 12789 11542 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 12790 11543 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 12792 11545 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 12793 11546 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 12794 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 12795 /*xcpt? */ false, false }, 11547 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 12796 11548 { { /*src2 */ { FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(1), FP32_0(0), FP32_0(1) } }, 12797 11549 { /*src1 */ { FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0) } }, … … 12799 11551 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12800 11552 /*128:out */ X86_MXCSR_XCPT_MASK, 12801 /*256:out */ X86_MXCSR_XCPT_MASK, 12802 /*xcpt? */ false, false }, 11553 /*256:out */ X86_MXCSR_XCPT_MASK }, 12803 11554 { { /*src2 */ { FP32_0(1), FP32_0(1), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(1), FP32_0(0) } }, 12804 11555 { /*src1 */ { FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 12806 11557 /*mxcsr:in */ 0, 12807 11558 /*128:out */ 0, 12808 /*256:out */ 0, 12809 /*xcpt? */ false, false }, 11559 /*256:out */ 0 }, 12810 11560 { { /*src2 */ { FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(1), FP32_0(0), FP32_0(1) } }, 12811 11561 { /*src1 */ { FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(0) } }, … … 12813 11563 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 12814 11564 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 12815 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 12816 /*xcpt? */ false, false }, 11565 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN }, 12817 11566 { { /*src2 */ { FP32_0(1), FP32_0(1), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(1), FP32_0(0) } }, 12818 11567 { /*src1 */ { FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 12820 11569 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 12821 11570 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 12822 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 12823 /*xcpt? */ false, false }, 11571 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP }, 12824 11572 { { /*src2 */ { FP32_0(1), FP32_0(1), FP32_0(1), FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(1), FP32_0(0) } }, 12825 11573 { /*src1 */ { FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 12827 11575 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 12828 11576 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 12829 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 12830 /*xcpt? */ false, false }, 11577 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 12831 11578 { { /*src2 */ { FP32_0(1), FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(0), FP32_0(1) } }, 12832 11579 { /*src1 */ { FP32_0(1), FP32_0(1), FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(0), FP32_0(0) } }, … … 12834 11581 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 12835 11582 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 12836 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 12837 /*xcpt? */ false, false }, 11583 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 12838 11584 /* 12839 11585 * Infinity. … … 12844 11590 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12845 11591 /*128:out */ X86_MXCSR_XCPT_MASK, 12846 /*256:out */ X86_MXCSR_XCPT_MASK, 12847 /*xcpt? */ false, false }, 11592 /*256:out */ X86_MXCSR_XCPT_MASK }, 12848 11593 { { /*src2 */ { FP32_INF(0), FP32_0(0), FP32_INF(0), FP32_0(1), FP32_INF(1), FP32_0(0), FP32_INF(1), FP32_0(0) } }, 12849 11594 { /*src1 */ { FP32_0(0), FP32_INF(1), FP32_0(1), FP32_INF(1), FP32_0(0), FP32_INF(1), FP32_0(0), FP32_INF(1) } }, … … 12851 11596 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 12852 11597 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 12853 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 12854 /*xcpt? */ false, false }, 11598 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP }, 12855 11599 { { /*src2 */ { FP32_INF(0), FP32_0(0), FP32_INF(0), FP32_0(1), FP32_INF(1), FP32_0(0), FP32_INF(1), FP32_0(0) } }, 12856 11600 { /*src1 */ { FP32_0(0), FP32_INF(0), FP32_0(1), FP32_INF(0), FP32_0(0), FP32_INF(1), FP32_0(0), FP32_INF(1) } }, … … 12858 11602 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 12859 11603 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 12860 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 12861 /*xcpt? */ false, false }, 11604 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN }, 12862 11605 { { /*src2 */ { FP32_INF(0), FP32_0(0), FP32_INF(0), FP32_0(1), FP32_INF(1), FP32_0(0), FP32_INF(1), FP32_0(0) } }, 12863 11606 { /*src1 */ { FP32_0(0), FP32_INF(0), FP32_0(1), FP32_INF(0), FP32_0(0), FP32_INF(1), FP32_0(0), FP32_INF(1) } }, … … 12865 11608 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12866 11609 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12867 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12868 /*xcpt? */ false, false }, 11610 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 12869 11611 { { /*src2 */ { FP32_INF(0), FP32_0(0), FP32_INF(0), FP32_0(1), FP32_INF(1), FP32_0(0), FP32_INF(1), FP32_0(0) } }, 12870 11612 { /*src1 */ { FP32_0(0), FP32_INF(0), FP32_0(1), FP32_INF(0), FP32_0(0), FP32_INF(1), FP32_0(0), FP32_INF(1) } }, … … 12872 11614 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 12873 11615 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 12874 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 12875 /*xcpt? */ false, false }, 11616 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 12876 11617 { { /*src2 */ { FP32_INF(0), FP32_INF(0), FP32_INF(1), FP32_INF(1), FP32_INF(1), FP32_INF(0), FP32_INF(1), FP32_INF(0) } }, 12877 11618 { /*src1 */ { FP32_INF(0), FP32_INF(1), FP32_INF(0), FP32_INF(1), FP32_INF(1), FP32_INF(1), FP32_INF(0), FP32_INF(0) } }, … … 12879 11620 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 12880 11621 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 12881 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 12882 /*xcpt? */ false, false }, 11622 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 12883 11623 { { /*src2 */ { FP32_INF(0), FP32_INF(0), FP32_INF(1), FP32_INF(1), FP32_INF(1), FP32_INF(0), FP32_INF(1), FP32_INF(0) } }, 12884 11624 { /*src1 */ { FP32_INF(0), FP32_INF(1), FP32_INF(0), FP32_INF(1), FP32_INF(1), FP32_INF(1), FP32_INF(0), FP32_INF(0) } }, … … 12886 11626 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12887 11627 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12888 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12889 /*xcpt? */ false, false }, 11628 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 12890 11629 { { /*src2 */ { FP32_INF(0), FP32_NORM_V1(0), FP32_INF(1), FP32_NORM_V3(1), FP32_INF(1), FP32_NORM_V5(0), FP32_INF(1), FP32_NORM_V7(0) } }, 12891 11630 { /*src1 */ { FP32_NORM_V0(0), FP32_INF(1), FP32_NORM_V2(0), FP32_INF(1), FP32_NORM_V4(1), FP32_INF(1), FP32_NORM_V6(0), FP32_INF(0) } }, … … 12893 11632 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12894 11633 /*128:out */ X86_MXCSR_XCPT_MASK, 12895 /*256:out */ X86_MXCSR_XCPT_MASK, 12896 /*xcpt? */ false, false }, 11634 /*256:out */ X86_MXCSR_XCPT_MASK }, 12897 11635 { { /*src2 */ { FP32_INF(0), FP32_NORM_V1(0), FP32_INF(1), FP32_NORM_V3(1), FP32_INF(0), FP32_NORM_V5(0), FP32_INF(1), FP32_NORM_V7(0) } }, 12898 11636 { /*src1 */ { FP32_NORM_V0(0), FP32_INF(1), FP32_NORM_V2(0), FP32_INF(0), FP32_NORM_V4(1), FP32_INF(1), FP32_NORM_V6(0), FP32_INF(0) } }, … … 12900 11638 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 12901 11639 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 12902 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 12903 /*xcpt? */ false, false }, 11640 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 12904 11641 { { /*src2 */ { FP32_NORM_V7(0), FP32_INF(0), FP32_NORM_V5(0), FP32_INF(0), FP32_NORM_V3(0), FP32_INF(0), FP32_NORM_V1(0), FP32_INF(0) } }, 12905 11642 { /*src1 */ { FP32_INF(1), FP32_NORM_V6(1), FP32_INF(0), FP32_NORM_V4(0), FP32_INF(0), FP32_NORM_V2(1), FP32_INF(1), FP32_NORM_V0(1) } }, … … 12907 11644 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 12908 11645 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 12909 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 12910 /*xcpt? */ false, false }, 11646 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 12911 11647 { { /*src2 */ { FP32_NORM_V7(0), FP32_INF(0), FP32_NORM_V5(1), FP32_INF(0), FP32_NORM_V3(1), FP32_INF(0), FP32_NORM_V1(1), FP32_INF(0) } }, 12912 11648 { /*src1 */ { FP32_INF(0), FP32_NORM_V6(1), FP32_INF(0), FP32_NORM_V4(1), FP32_INF(0), FP32_NORM_V2(1), FP32_INF(0), FP32_NORM_V0(1) } }, … … 12914 11650 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12915 11651 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12916 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12917 /*xcpt? */ false, false }, 11652 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 12918 11653 /* 12919 11654 * Normals. … … 12924 11659 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12925 11660 /*128:out */ X86_MXCSR_XCPT_MASK, 12926 /*256:out */ X86_MXCSR_XCPT_MASK, 12927 /*xcpt? */ false, false }, 11661 /*256:out */ X86_MXCSR_XCPT_MASK }, 12928 11662 { { /*src2 */ { FP32_NORM_MIN(0), FP32_0(0), FP32_NORM_MIN(0), FP32_NORM_MIN(1), FP32_NORM_MIN(1), FP32_0(1), FP32_NORM_MIN(1), FP32_NORM_MIN(1) } }, 12929 11663 { /*src1 */ { FP32_NORM_MIN(0), FP32_NORM_MIN(0), FP32_0(0), FP32_0(0), FP32_NORM_MIN(1), FP32_NORM_MIN(1), FP32_0(1), FP32_NORM_MIN(0) } }, … … 12931 11665 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12932 11666 /*128:out */ X86_MXCSR_XCPT_MASK, 12933 /*256:out */ X86_MXCSR_XCPT_MASK, 12934 /*xcpt? */ false, false }, 11667 /*256:out */ X86_MXCSR_XCPT_MASK }, 12935 11668 { { /*src2 */ { FP32_NORM_MIN(0), FP32_NORM_MIN(0), FP32_NORM_MIN(1), FP32_NORM_MIN(1), FP32_NORM_MAX(0), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(1) } }, 12936 11669 { /*src1 */ { FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MAX(0), FP32_NORM_MAX(1), FP32_NORM_MIN(0), FP32_NORM_MIN(1), FP32_NORM_MIN(0), FP32_NORM_MIN(1) } }, … … 12938 11671 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12939 11672 /*128:out */ X86_MXCSR_XCPT_MASK, 12940 /*256:out */ X86_MXCSR_XCPT_MASK, 12941 /*xcpt? */ false, false }, 11673 /*256:out */ X86_MXCSR_XCPT_MASK }, 12942 11674 { { /*src2 */ { FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_SAFE_INT_MIN(1), FP32_NORM_SAFE_INT_MIN(1), FP32_NORM_SAFE_INT_MAX(0), FP32_NORM_SAFE_INT_MAX(0), FP32_NORM_SAFE_INT_MAX(1), FP32_NORM_SAFE_INT_MAX(1) } }, 12943 11675 { /*src1 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_NORM_SAFE_INT_MAX(1), FP32_NORM_SAFE_INT_MAX(0), FP32_NORM_SAFE_INT_MAX(1), FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_SAFE_INT_MIN(1), FP32_NORM_SAFE_INT_MIN(0), FP32_NORM_SAFE_INT_MIN(1) } }, … … 12945 11677 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12946 11678 /*128:out */ X86_MXCSR_XCPT_MASK, 12947 /*256:out */ X86_MXCSR_XCPT_MASK, 12948 /*xcpt? */ false, false }, 11679 /*256:out */ X86_MXCSR_XCPT_MASK }, 12949 11680 { { /*src2 */ { FP32_V(0, 0x600000, 0x7f)/* 1.75*/, FP32_V(0, 0, 0x7d)/*0.25*/, FP32_V(0, 0x600000, 0x7f)/* 1.75*/, FP32_V(0, 0, 0x7d)/*0.25*/, FP32_V(0, 0x600000, 0x7f)/* 1.75*/, FP32_V(0, 0, 0x7d)/* 0.25*/, FP32_V(0, 0x600000, 0x7f)/*1.75*/, FP32_V(1, 0, 0x7d)/*-0.25*/ } }, 12950 11681 { /*src1 */ { FP32_V(1, 0, 0x7d)/*-0.25*/, FP32_V(0, 0, 0x7e)/*0.50*/, FP32_V(1, 0, 0x7d)/*-0.25*/, FP32_V(0, 0, 0x7e)/*0.50*/, FP32_V(1, 0x600000, 0x7f)/*-1.75*/, FP32_V(1, 0, 0x7e)/*-0.50*/, FP32_V(1, 0, 0x7d)/*0.25*/, FP32_V(1, 0, 0x7e)/*-0.50*/ } }, … … 12952 11683 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 12953 11684 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 12954 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 12955 /*xcpt? */ false, false }, 11685 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 12956 11686 { { /*src2 */ { FP32_NORM_MAX(0), FP32_NORM_V1(0), FP32_NORM_V2(1), FP32_NORM_V3(1), FP32_NORM_V5(0), FP32_0(1), FP32_NORM_V5(1), FP32_0(0) } }, 12957 11687 { /*src1 */ { FP32_NORM_V1(0), FP32_NORM_V1(1), FP32_NORM_V2(0), FP32_NORM_V3(1), FP32_0(1), FP32_NORM_V6(0), FP32_0(1), FP32_NORM_V7(1) } }, … … 12959 11689 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 12960 11690 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 12961 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 12962 /*xcpt? */ false, false }, 11691 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN }, 12963 11692 { { /*src2 */ { FP32_V(0, 0x5ca5b8, 0x93)/*1807543*/, FP32_V(0, 0x600000, 0x81)/* 7*/, FP32_V(0, 0x2514d6, 0x93)/*1352346.75*/, FP32_V(0, 0x5c0000, 0x84)/* 55*/, FP32_V(0, 0x2514d6, 0x93)/*1352346.75*/, FP32_V(1, 0x534000, 0x86)/*-211.25*/, FP32_V(0, 0x74429f, 0x97)/*32015678*/, FP32_1(1) } }, 12964 11693 { /*src1 */ { FP32_V(0, 0x1ea980, 0x8f)/* 81235*/, FP32_V(0, 0x5c0000, 0x84)/*55*/, FP32_V(0, 0x7c9000, 0x88)/* 1010.25*/, FP32_V(1, 0x600000, 0x81)/* -7*/, FP32_V(0, 0x253468, 0x93)/*1353357.00*/, FP32_1(1), FP32_V(0, 0x712060, 0x92)/* 987654*/, FP32_1(0) } }, … … 12966 11695 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12967 11696 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12968 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 12969 /*xcpt? */ false, false }, 11697 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 12970 11698 { { /*src2 */ { FP32_V(0, 0x600000, 0x7e)/* 0.875*/, FP32_V(0, 0x3ce348, 0x90)/*193421.125*/, FP32_V(0, 0x6423f2, 0x92)/*934463.125*/, FP32_NORM_SAFE_INT_MIN(1), FP32_NORM_SAFE_INT_MIN(0), FP32_V(0, 0x16b43a, 0x93)/*1234567.25*/, FP32_V(0, 0x792318, 0x91)/*510232.75*/, FP32_V(0, 0x600000, 0x7e)/* 0.875*/ } }, 12971 11699 { /*src1 */ { FP32_V(0, 0x769b50, 0x92)/*1010101.000*/, FP32_V(0, 0x430ebc, 0x91)/*399477.875*/, FP32_V(0, 0x52e0b4, 0x92)/*863755.250*/, FP32_NORM_SAFE_INT_MIN(1), FP32_NORM_SAFE_INT_MAX(1), FP32_V(0, 0x00c6d3, 0x94)/*2109876.75*/, FP32_V(1, 0x316740, 0x8e)/*-45415.25*/, FP32_V(1, 0, 0x7d)/*-0.250*/ } }, … … 12973 11701 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 12974 11702 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 12975 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 12976 /*xcpt? */ false, false }, 11703 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN }, 12977 11704 { { /*src2 */ { FP32_V(0, 0x490fda, 0x80)/*3.1415926*/, FP32_V(0, 0x620b2e, 0x92)/*925874.9*/, FP32_V(0, 0x5dd520, 0x8e)/* 56789.125*/, FP32_V(1, 0x40e6b6, 0x8c)/*-12345.678*/, FP32_V(1, 0x490fda, 0x80)/*-3.1415926*/, FP32_V(1, 0x620b2e, 0x92)/*-925874.8*/, FP32_V(0, 0x5dd520, 0x8e)/*56789.125*/, FP32_V(0, 0x40e6b6, 0x8c)/*12345.678*/ } }, 12978 11705 { /*src1 */ { FP32_V(0, 0x490fdb, 0x80)/*3.1415927*/, FP32_V(0, 0x620b2d, 0x92)/*925874.8*/, FP32_V(1, 0x5dd521, 0x8e)/*-56789.127*/, FP32_V(1, 0x40e6b7, 0x8c)/*-12345.679*/, FP32_V(1, 0x490fdb, 0x80)/*-3.1415927*/, FP32_V(0, 0x620b2d, 0x92)/* 925874.9*/, FP32_V(0, 0x5dd521, 0x8e)/*56789.127*/, FP32_V(0, 0x40e6b7, 0x8c)/*12345.679*/ } }, … … 12980 11707 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12981 11708 /*128:out */ X86_MXCSR_XCPT_MASK, 12982 /*256:out */ X86_MXCSR_XCPT_MASK, 12983 /*xcpt? */ false, false }, 11709 /*256:out */ X86_MXCSR_XCPT_MASK }, 12984 11710 /** @todo More Normals. */ 12985 11711 /* … … 12991 11717 /*mxcsr:in */ 0, 12992 11718 /*128:out */ X86_MXCSR_DE, 12993 /*256:out */ X86_MXCSR_DE, 12994 /*xcpt? */ true, true }, 11719 /*256:out */ X86_MXCSR_DE }, 12995 11720 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 12996 11721 { /*src1 */ { FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0) } }, … … 12998 11723 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 12999 11724 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 13000 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 13001 /*xcpt? */ false, false }, 11725 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE }, 13002 11726 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0) } }, 13003 11727 { /*src1 */ { FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0) } }, … … 13005 11729 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 13006 11730 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 13007 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 13008 /*xcpt? */ false, false }, 11731 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP }, 13009 11732 { { /*src2 */ { FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 13010 11733 { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 13012 11735 /*mxcsr:in */ 0, 13013 11736 /*128:out */ X86_MXCSR_DE, 13014 /*256:out */ X86_MXCSR_DE, 13015 /*xcpt? */ true, true }, 11737 /*256:out */ X86_MXCSR_DE }, 13016 11738 { { /*src2 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(1) } }, 13017 11739 { /*src1 */ { FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, … … 13019 11741 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 13020 11742 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 13021 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 13022 /*xcpt? */ false, false }, 11743 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ }, 13023 11744 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0) } }, 13024 11745 { /*src1 */ { FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_DENORM_MIN(0) } }, … … 13026 11747 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 13027 11748 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 13028 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 13029 /*xcpt? */ false, false }, 11749 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 13030 11750 /** @todo More Denormals. */ 13031 11751 /*35*/ FP32_TABLE_D9_PS_INVALIDS … … 13098 11818 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 13099 11819 /*128:out */ X86_MXCSR_XCPT_MASK, 13100 /*256:out */ X86_MXCSR_XCPT_MASK, 13101 /*xcpt? */ false, false }, 11820 /*256:out */ X86_MXCSR_XCPT_MASK }, 13102 11821 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, 13103 11822 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 13105 11824 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13106 11825 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13107 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13108 /*xcpt? */ false, false }, 11826 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 13109 11827 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, 13110 11828 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 13112 11830 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 13113 11831 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 13114 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 13115 /*xcpt? */ false, false }, 11832 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 13116 11833 { { /*src2 */ { FP64_0(0), FP64_0(1), FP64_0(0), FP64_0(1) } }, 13117 11834 { /*src1 */ { FP64_0(1), FP64_0(0), FP64_0(1), FP64_0(1) } }, … … 13119 11836 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 13120 11837 /*128:out */ X86_MXCSR_XCPT_MASK, 13121 /*256:out */ X86_MXCSR_XCPT_MASK, 13122 /*xcpt? */ false, false }, 11838 /*256:out */ X86_MXCSR_XCPT_MASK }, 13123 11839 { { /*src2 */ { FP64_0(1), FP64_0(1), FP64_0(1), FP64_0(0) } }, 13124 11840 { /*src1 */ { FP64_0(1), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 13126 11842 /*mxcsr:in */ 0, 13127 11843 /*128:out */ 0, 13128 /*256:out */ 0, 13129 /*xcpt? */ false, false }, 11844 /*256:out */ 0 }, 13130 11845 { { /*src2 */ { FP64_0(0), FP64_0(1), FP64_0(0), FP64_0(1) } }, 13131 11846 { /*src1 */ { FP64_0(1), FP64_0(0), FP64_0(1), FP64_0(1) } }, … … 13133 11848 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 13134 11849 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 13135 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 13136 /*xcpt? */ false, false }, 11850 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN }, 13137 11851 { { /*src2 */ { FP64_0(1), FP64_0(1), FP64_0(1), FP64_0(0) } }, 13138 11852 { /*src1 */ { FP64_0(1), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 13140 11854 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 13141 11855 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 13142 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 13143 /*xcpt? */ false, false }, 11856 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP }, 13144 11857 { { /*src2 */ { FP64_0(1), FP64_0(1), FP64_0(1), FP64_0(0) } }, 13145 11858 { /*src1 */ { FP64_0(1), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 13147 11860 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 13148 11861 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 13149 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 13150 /*xcpt? */ false, false }, 11862 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 13151 11863 { { /*src2 */ { FP64_0(1), FP64_0(1), FP64_0(0), FP64_0(0) } }, 13152 11864 { /*src1 */ { FP64_0(1), FP64_0(1), FP64_0(0), FP64_0(0) } }, … … 13154 11866 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 13155 11867 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 13156 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 13157 /*xcpt? */ false, false }, 11868 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 13158 11869 /* 13159 11870 * Infinity. … … 13164 11875 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 13165 11876 /*128:out */ X86_MXCSR_XCPT_MASK, 13166 /*256:out */ X86_MXCSR_XCPT_MASK, 13167 /*xcpt? */ false, false }, 11877 /*256:out */ X86_MXCSR_XCPT_MASK }, 13168 11878 { { /*src2 */ { FP64_INF(0), FP64_0(0), FP64_INF(0), FP64_0(1) } }, 13169 11879 { /*src1 */ { FP64_0(0), FP64_INF(1), FP64_0(1), FP64_INF(1) } }, … … 13171 11881 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 13172 11882 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 13173 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 13174 /*xcpt? */ false, false }, 11883 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP }, 13175 11884 { { /*src2 */ { FP64_INF(0), FP64_0(0), FP64_INF(0), FP64_0(1) } }, 13176 11885 { /*src1 */ { FP64_0(0), FP64_INF(1), FP64_0(1), FP64_INF(1) } }, … … 13178 11887 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 13179 11888 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 13180 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 13181 /*xcpt? */ false, false }, 11889 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN }, 13182 11890 { { /*src2 */ { FP64_INF(0), FP64_0(0), FP64_INF(0), FP64_0(1) } }, 13183 11891 { /*src1 */ { FP64_0(0), FP64_INF(1), FP64_0(1), FP64_INF(1) } }, … … 13185 11893 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13186 11894 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13187 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13188 /*xcpt? */ false, false }, 11895 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 13189 11896 { { /*src2 */ { FP64_INF(0), FP64_0(0), FP64_INF(0), FP64_0(1) } }, 13190 11897 { /*src1 */ { FP64_0(0), FP64_INF(0), FP64_0(1), FP64_INF(1) } }, … … 13192 11899 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 13193 11900 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 13194 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 13195 /*xcpt? */ false, false }, 11901 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 13196 11902 { { /*src2 */ { FP64_INF(0), FP64_INF(0), FP64_INF(1), FP64_INF(1) } }, 13197 11903 { /*src1 */ { FP64_INF(0), FP64_INF(1), FP64_INF(0), FP64_INF(1) } }, … … 13199 11905 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 13200 11906 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 13201 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 13202 /*xcpt? */ false, false }, 11907 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 13203 11908 { { /*src2 */ { FP64_INF(0), FP64_INF(0), FP64_INF(1), FP64_INF(1) } }, 13204 11909 { /*src1 */ { FP64_INF(0), FP64_INF(1), FP64_INF(0), FP64_INF(1) } }, … … 13206 11911 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13207 11912 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13208 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13209 /*xcpt? */ false, false }, 11913 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 13210 11914 { { /*src2 */ { FP64_INF(0), FP64_NORM_V1(0), FP64_INF(1), FP64_NORM_V3(1) } }, 13211 11915 { /*src1 */ { FP64_NORM_V0(0), FP64_INF(1), FP64_NORM_V2(0), FP64_INF(1) } }, … … 13213 11917 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 13214 11918 /*128:out */ X86_MXCSR_XCPT_MASK, 13215 /*256:out */ X86_MXCSR_XCPT_MASK, 13216 /*xcpt? */ false, false }, 11919 /*256:out */ X86_MXCSR_XCPT_MASK }, 13217 11920 { { /*src2 */ { FP64_INF(0), FP64_NORM_V1(0), FP64_INF(1), FP64_NORM_V3(1) } }, 13218 11921 { /*src1 */ { FP64_NORM_V0(0), FP64_INF(1), FP64_NORM_V2(0), FP64_INF(1) } }, … … 13220 11923 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 13221 11924 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 13222 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 13223 /*xcpt? */ false, false }, 11925 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 13224 11926 { { /*src2 */ { FP64_INF(0), FP64_NORM_V1(0), FP64_INF(1), FP64_NORM_V3(1) } }, 13225 11927 { /*src1 */ { FP64_NORM_V0(0), FP64_INF(1), FP64_NORM_V2(0), FP64_INF(1) } }, … … 13227 11929 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 13228 11930 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 13229 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 13230 /*xcpt? */ false, false }, 11931 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 13231 11932 { { /*src2 */ { FP64_INF(0), FP64_NORM_V1(0), FP64_INF(1), FP64_NORM_V3(1) } }, 13232 11933 { /*src1 */ { FP64_NORM_V0(0), FP64_INF(1), FP64_NORM_V2(0), FP64_INF(1) } }, … … 13234 11935 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13235 11936 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13236 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13237 /*xcpt? */ false, false }, 11937 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 13238 11938 /* 13239 11939 * Normals. … … 13244 11944 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 13245 11945 /*128:out */ X86_MXCSR_XCPT_MASK, 13246 /*256:out */ X86_MXCSR_XCPT_MASK, 13247 /*xcpt? */ false, false }, 11946 /*256:out */ X86_MXCSR_XCPT_MASK }, 13248 11947 { { /*src2 */ { FP64_NORM_V0(0), FP64_0(1), FP64_NORM_V2(0), FP64_0(1) } }, 13249 11948 { /*src1 */ { FP64_0(0), FP64_NORM_V1(1), FP64_0(0), FP64_NORM_V1(0) } }, … … 13251 11950 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13252 11951 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13253 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13254 /*xcpt? */ false, false }, 11952 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 13255 11953 { { /*src2 */ { FP64_V(0, 0, 0x409)/*1024*/, FP64_V(0, 0xb800000000000, 0x404)/*55*/, FP64_V(1, 0x8000000000000, 0x409)/*-1536*/, FP64_V(0, 0xf000000000000, 0x404)/* 62*/ } }, 13256 11954 { /*src1 */ { FP64_V(0, 0, 0x408)/* 512*/, FP64_V(0, 0xc000000000000, 0x401)/* 7*/, FP64_1(1), FP64_V(1, 0xf000000000000, 0x404)/*-62*/ } }, … … 13258 11956 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 13259 11957 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 13260 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 13261 /*xcpt? */ false, false }, 11958 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ }, 13262 11959 { { /*src2 */ { FP64_V(0, 0x26580b4800000, 0x41d)/* 1234567890*/, FP64_V(0, 0xd6f3458800000, 0x41c)/*987654321*/, FP64_V(1, 0xd6f3426800000, 0x41c)/*-987654221*/, FP64_V(0, 0xcf0033a34f337, 0x432)/*4072598000007579.5*/ } }, 13263 11960 { /*src1 */ { FP64_V(1, 0x26580b4800000, 0x41d)/*-1234567890*/, FP64_V(0, 0x9000000000000, 0x405)/* 100*/, FP64_1(0), FP64_V(0, 0xd6eca42000000, 0x419)/* 123450000.5*/ } }, … … 13265 11962 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 13266 11963 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 13267 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 13268 /*xcpt? */ false, false }, 11964 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ }, 13269 11965 { { /*src2 */ { FP64_V(0, 0x26580b4800000, 0x41d)/* 1234567890*/, FP64_V(0, 0xd6f3458800000, 0x41c)/*987654321*/, FP64_V(0, 0xd6f3426800000, 0x41c)/*987654221*/, FP64_V(0, 0xcf0033a34f337, 0x432)/*4072598000007579.5*/ } }, 13270 11966 { /*src1 */ { FP64_V(1, 0x26580b4800000, 0x41d)/*-1234567890*/, FP64_V(0, 0x9000000000000, 0x405)/* -100*/, FP64_1(0), FP64_V(0, 0xd6eca42000000, 0x419)/* 123450000.5*/ } }, … … 13272 11968 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 13273 11969 /*128:out */ X86_MXCSR_RC_ZERO, 13274 /*256:out */ X86_MXCSR_RC_ZERO, 13275 /*xcpt? */ false, false }, 11970 /*256:out */ X86_MXCSR_RC_ZERO }, 13276 11971 { { /*src2 */ { FP64_NORM_SAFE_INT_MAX(0), FP64_NORM_SAFE_INT_MIN(0), FP64_NORM_SAFE_INT_MAX(0), FP64_NORM_SAFE_INT_MIN(0) } }, 13277 11972 { /*src1 */ { FP64_1(0), FP64_NORM_SAFE_INT_MIN(1), FP64_NORM_SAFE_INT_MIN(0), FP64_0(0) } }, … … 13279 11974 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 13280 11975 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 13281 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 13282 /*xcpt? */ false, false }, 11976 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 13283 11977 { { /*src2 */ { FP64_NORM_SAFE_INT_MIN(0), FP64_0(0), FP64_NORM_SAFE_INT_MIN(0), FP64_NORM_SAFE_INT_MIN(1) } }, 13284 11978 { /*src1 */ { FP64_NORM_SAFE_INT_MIN(1), FP64_NORM_SAFE_INT_MIN(1), FP64_0(0), FP64_NORM_SAFE_INT_MIN(0) } }, … … 13286 11980 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 13287 11981 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 13288 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 13289 /*xcpt? */ false, false }, 11982 /*256:out */ X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 13290 11983 { { /*src2 */ { FP64_V(0, 0xc122186c3cfd0, 0x42d)/*123456789876543.25*/, FP64_V(0, 0xbcd80e0108cc0, 0x42e)/*244555555308646.00*/, FP64_V(0, 0xb88e0395d49b0, 0x42d)/*121098765432102.75*/, FP64_V(1, 0xbcd80e0108cc0, 0x42e)/*-244555555308646.00*/ } }, 13291 11984 { /*src1 */ { FP64_V(0, 0xb88e0395d49b0, 0x42d)/*121098765432102.75*/, FP64_V(0, 0xb88e0395d49b0, 0x42d)/*121098765432102.75*/, FP64_V(0, 0xc122186c3cfd0, 0x42d)/*123456789876543.25*/, FP64_V(0, 0xb88e0395d49b0, 0x42d)/* 121098765432102.75*/ } }, … … 13293 11986 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 13294 11987 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 13295 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 13296 /*xcpt? */ false, false }, 11988 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP }, 13297 11989 { { /*src2 */ { FP64_V(0, 0xc000000000000, 0x3ff)/*1.75*/, FP64_V(0, 0, 0x3fd)/*0.25*/, FP64_V(0, 0x26580b4c7e6b7, 0x41d)/*1234567891.1234567*/, FP64_V(0, 0xf9b0207d06184, 0x3fb)/*0.1234589833333129*/ } }, 13298 11990 { /*src1 */ { FP64_V(0, 0, 0x3fd)/*0.25*/, FP64_V(0, 0, 0x3fe)/*0.50*/, FP64_V(0, 0x26580b4c7e6bc, 0x41d)/*1234567891.1234580*/, FP64_V(0, 0xf9b0207d0617d, 0x3fb)/*0.1234589833333128*/ } }, … … 13300 11992 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 13301 11993 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 13302 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 13303 /*xcpt? */ false, false }, 11994 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 13304 11995 /* 13305 11996 * Denormals. … … 13310 12001 /*mxcsr:in */ 0, 13311 12002 /*128:out */ X86_MXCSR_DE, 13312 /*256:out */ X86_MXCSR_DE, 13313 /*xcpt? */ true, true }, 12003 /*256:out */ X86_MXCSR_DE }, 13314 12004 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_DENORM_MAX(0) } }, 13315 12005 { /*src1 */ { FP64_0(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0), FP64_0(0) } }, … … 13317 12007 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 13318 12008 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 13319 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 13320 /*xcpt? */ false, false }, 12009 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE }, 13321 12010 { { /*src2 */ { FP64_DENORM_MIN(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0) } }, 13322 12011 { /*src1 */ { FP64_DENORM_MAX(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MIN(0) } }, … … 13324 12013 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 13325 12014 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 13326 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 13327 /*xcpt? */ false, false }, 12015 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP }, 13328 12016 { { /*src2 */ { FP64_DENORM_MAX(0), FP64_0(0), FP64_DENORM_MAX(0), FP64_0(0) } }, 13329 12017 { /*src1 */ { FP64_0(0), FP64_DENORM_MAX(0), FP64_0(0), FP64_DENORM_MAX(0) } }, … … 13331 12019 /*mxcsr:in */ 0, 13332 12020 /*128:out */ X86_MXCSR_DE, 13333 /*256:out */ X86_MXCSR_DE, 13334 /*xcpt? */ true, true }, 12021 /*256:out */ X86_MXCSR_DE }, 13335 12022 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_DENORM_MAX(1) } }, 13336 12023 { /*src1 */ { FP64_0(0), FP64_DENORM_MAX(0), FP64_DENORM_MAX(0), FP64_0(0) } }, … … 13338 12025 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 13339 12026 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 13340 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 13341 /*xcpt? */ false, false }, 12027 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ }, 13342 12028 { { /*src2 */ { FP64_DENORM_MIN(0), FP64_DENORM_MIN(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0) } }, 13343 12029 { /*src1 */ { FP64_DENORM_MAX(0), FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MIN(0) } }, … … 13345 12031 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 13346 12032 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 13347 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 13348 /*xcpt? */ false, false }, 12033 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 13349 12034 /** @todo Denormals. */ 13350 12035 /* … … 13420 12105 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 13421 12106 /*128:out */ X86_MXCSR_XCPT_MASK, 13422 /*256:out */ -1, 13423 /*xcpt? */ false, false }, 12107 /*256:out */ -1 }, 13424 12108 { { /*src2 */ { FP32_0(0), FP32_0_x7(0) } }, 13425 12109 { /*src1 */ { FP32_0(0), FP32_0_x7(0) } }, … … 13427 12111 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 13428 12112 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 13429 /*256:out */ -1, 13430 /*xcpt? */ false, false }, 12113 /*256:out */ -1 }, 13431 12114 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V1 } }, 13432 12115 { /*src1 */ { FP32_0(0), FP32_RAND_x7_V1 } }, … … 13434 12117 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 13435 12118 /*128:out */ X86_MXCSR_XCPT_MASK, 13436 /*256:out */ -1, 13437 /*xcpt? */ false, false }, 12119 /*256:out */ -1 }, 13438 12120 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V0 } }, 13439 12121 { /*src1 */ { FP32_0(0), FP32_RAND_x7_V6 } }, … … 13441 12123 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13442 12124 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13443 /*256:out */ -1, 13444 /*xcpt? */ false, false }, 12125 /*256:out */ -1 }, 13445 12126 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V6 } }, 13446 12127 { /*src1 */ { FP32_0(0), FP32_RAND_x7_V0 } }, … … 13448 12129 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 13449 12130 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 13450 /*256:out */ -1, 13451 /*xcpt? */ false, false }, 12131 /*256:out */ -1 }, 13452 12132 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V0 } }, 13453 12133 { /*src1 */ { FP32_0(1), FP32_RAND_x7_V6 } }, … … 13455 12135 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 13456 12136 /*128:out */ X86_MXCSR_XCPT_MASK, 13457 /*256:out */ -1, 13458 /*xcpt? */ false, false }, 12137 /*256:out */ -1 }, 13459 12138 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V2 } }, 13460 12139 { /*src1 */ { FP32_0(1), FP32_RAND_x7_V3 } }, … … 13462 12141 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_XCPT_FLAGS | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 13463 12142 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 13464 /*256:out */ -1, 13465 /*xcpt? */ false, false }, 12143 /*256:out */ -1 }, 13466 12144 { { /*src2 */ { FP32_0(1), FP32_RAND_x7_V6 } }, 13467 12145 { /*src1 */ { FP32_0(0), FP32_RAND_x7_V0 } }, … … 13469 12147 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13470 12148 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13471 /*256:out */ -1, 13472 /*xcpt? */ false, false }, 12149 /*256:out */ -1 }, 13473 12150 { { /*src2 */ { FP32_0(1), FP32_RAND_x7_V5 } }, 13474 12151 { /*src1 */ { FP32_0(0), FP32_RAND_x7_V0 } }, … … 13476 12153 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_XCPT_FLAGS | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 13477 12154 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 13478 /*256:out */ -1, 13479 /*xcpt? */ false, false }, 12155 /*256:out */ -1 }, 13480 12156 { { /*src2 */ { FP32_0(1), FP32_RAND_x7_V6 } }, 13481 12157 { /*src1 */ { FP32_0(1), FP32_RAND_x7_V3 } }, … … 13483 12159 /*mxcsr:in */ 0, 13484 12160 /*128:out */ 0, 13485 /*256:out */ -1, 13486 /*xcpt? */ false, false }, 12161 /*256:out */ -1 }, 13487 12162 { { /*src2 */ { FP32_0(1), FP32_RAND_x7_V4 } }, 13488 12163 { /*src1 */ { FP32_0(1), FP32_RAND_x7_V7 } }, … … 13490 12165 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 13491 12166 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 13492 /*256:out */ -1, 13493 /*xcpt? */ false, false }, 12167 /*256:out */ -1 }, 13494 12168 /* 13495 12169 * Infinity. … … 13500 12174 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 13501 12175 /*128:out */ X86_MXCSR_XCPT_MASK, 13502 /*256:out */ -1, 13503 /*xcpt? */ false, false }, 12176 /*256:out */ -1 }, 13504 12177 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V2 } }, 13505 12178 { /*src1 */ { FP32_INF(0), FP32_RAND_x7_V6 } }, … … 13507 12180 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 13508 12181 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 13509 /*256:out */ -1, 13510 /*xcpt? */ false, false }, 12182 /*256:out */ -1 }, 13511 12183 { { /*src2 */ { FP32_INF(0), FP32_RAND_x7_V2 } }, 13512 12184 { /*src1 */ { FP32_0(0), FP32_RAND_x7_V4 } }, … … 13514 12186 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13515 12187 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13516 /*256:out */ -1, 13517 /*xcpt? */ false, false }, 12188 /*256:out */ -1 }, 13518 12189 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V2 } }, 13519 12190 { /*src1 */ { FP32_INF(1), FP32_RAND_x7_V0 } }, … … 13521 12192 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 13522 12193 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 13523 /*256:out */ -1, 13524 /*xcpt? */ false, false }, 12194 /*256:out */ -1 }, 13525 12195 { { /*src2 */ { FP32_INF(0), FP32_RAND_x7_V3 } }, 13526 12196 { /*src1 */ { FP32_INF(0), FP32_RAND_x7_V7 } }, … … 13528 12198 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 13529 12199 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 13530 /*256:out */ -1, 13531 /*xcpt? */ false, false }, 12200 /*256:out */ -1 }, 13532 12201 { { /*src2 */ { FP32_INF(0), FP32_RAND_x7_V3 } }, 13533 12202 { /*src1 */ { FP32_INF(0), FP32_RAND_x7_V6 } }, … … 13535 12204 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13536 12205 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13537 /*256:out */ -1, 13538 /*xcpt? */ false, false }, 12206 /*256:out */ -1 }, 13539 12207 { { /*src2 */ { FP32_INF(1), FP32_RAND_x7_V3 } }, 13540 12208 { /*src1 */ { FP32_INF(1), FP32_RAND_x7_V5 } }, … … 13542 12210 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13543 12211 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13544 /*256:out */ -1, 13545 /*xcpt? */ false, false }, 12212 /*256:out */ -1 }, 13546 12213 { { /*src2 */ { FP32_INF(1), FP32_RAND_x7_V3 } }, 13547 12214 { /*src1 */ { FP32_INF(1), FP32_RAND_x7_V0 } }, … … 13549 12216 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 13550 12217 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 13551 /*256:out */ -1, 13552 /*xcpt? */ false, false }, 12218 /*256:out */ -1 }, 13553 12219 { { /*src2 */ { FP32_INF(1), FP32_RAND_x7_V3 } }, 13554 12220 { /*src1 */ { FP32_INF(0), FP32_RAND_x7_V1 } }, … … 13556 12222 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 13557 12223 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 13558 /*256:out */ -1, 13559 /*xcpt? */ false, false }, 12224 /*256:out */ -1 }, 13560 12225 { { /*src2 */ { FP32_INF(1), FP32_RAND_x7_V1 } }, 13561 12226 { /*src1 */ { FP32_INF(0), FP32_RAND_x7_V1 } }, … … 13563 12228 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13564 12229 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13565 /*256:out */ -1, 13566 /*xcpt? */ false, false }, 12230 /*256:out */ -1 }, 13567 12231 { { /*src2 */ { FP32_INF(0), FP32_RAND_x7_V0 } }, 13568 12232 { /*src1 */ { FP32_INF(1), FP32_RAND_x7_V1 } }, … … 13570 12234 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13571 12235 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13572 /*256:out */ -1, 13573 /*xcpt? */ false, false }, 12236 /*256:out */ -1 }, 13574 12237 { { /*src2 */ { FP32_INF(0), FP32_RAND_x7_V1 } }, 13575 12238 { /*src1 */ { FP32_INF(1), FP32_RAND_x7_V5 } }, … … 13577 12240 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 13578 12241 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 13579 /*256:out */ -1, 13580 /*xcpt? */ false, false }, 12242 /*256:out */ -1 }, 13581 12243 { { /*src2 */ { FP32_INF(0), FP32_RAND_x7_V0 } }, 13582 12244 { /*src1 */ { FP32_NORM_V0(0), FP32_RAND_x7_V4 } }, … … 13584 12246 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 13585 12247 /*128:out */ X86_MXCSR_XCPT_MASK, 13586 /*256:out */ -1, 13587 /*xcpt? */ false, false }, 12248 /*256:out */ -1 }, 13588 12249 { { /*src2 */ { FP32_INF(0), FP32_RAND_x7_V0 } }, 13589 12250 { /*src1 */ { FP32_NORM_V3(0), FP32_RAND_x7_V3 } }, … … 13591 12252 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 13592 12253 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 13593 /*256:out */ -1, 13594 /*xcpt? */ false, false }, 12254 /*256:out */ -1 }, 13595 12255 { { /*src2 */ { FP32_NORM_V7(0), FP32_RAND_x7_V2 } }, 13596 12256 { /*src1 */ { FP32_INF(1), FP32_RAND_x7_V3 } }, … … 13598 12258 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 13599 12259 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 13600 /*256:out */ -1, 13601 /*xcpt? */ false, false }, 12260 /*256:out */ -1 }, 13602 12261 { { /*src2 */ { FP32_NORM_V7(0), FP32_RAND_x7_V5 } }, 13603 12262 { /*src1 */ { FP32_INF(0), FP32_RAND_x7_V5 } }, … … 13605 12264 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13606 12265 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13607 /*256:out */ -1, 13608 /*xcpt? */ false, false }, 12266 /*256:out */ -1 }, 13609 12267 /* 13610 12268 * Normals. … … 13615 12273 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 13616 12274 /*128:out */ X86_MXCSR_XCPT_MASK, 13617 /*256:out */ -1, 13618 /*xcpt? */ false, false }, 12275 /*256:out */ -1 }, 13619 12276 { { /*src2 */ { FP32_NORM_MIN(0), FP32_RAND_x7_V3 } }, 13620 12277 { /*src1 */ { FP32_NORM_MIN(0), FP32_RAND_x7_V2 } }, … … 13622 12279 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 13623 12280 /*128:out */ X86_MXCSR_XCPT_MASK, 13624 /*256:out */ -1, 13625 /*xcpt? */ false, false }, 12281 /*256:out */ -1 }, 13626 12282 { { /*src2 */ { FP32_NORM_MIN(0), FP32_RAND_x7_V3 } }, 13627 12283 { /*src1 */ { FP32_NORM_MAX(0), FP32_RAND_x7_V1 } }, … … 13629 12285 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 13630 12286 /*128:out */ X86_MXCSR_XCPT_MASK, 13631 /*256:out */ -1, 13632 /*xcpt? */ false, false }, 12287 /*256:out */ -1 }, 13633 12288 { { /*src2 */ { FP32_NORM_MAX(0), FP32_RAND_x7_V2 } }, 13634 12289 { /*src1 */ { FP32_NORM_MAX(0), FP32_RAND_x7_V0 } }, … … 13636 12291 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 13637 12292 /*128:out */ X86_MXCSR_XCPT_MASK, 13638 /*256:out */ -1, 13639 /*xcpt? */ false, false }, 12293 /*256:out */ -1 }, 13640 12294 { { /*src2 */ { FP32_NORM_SAFE_INT_MIN(0), FP32_RAND_x7_V2 } }, 13641 12295 { /*src1 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_RAND_x7_V5 } }, … … 13643 12297 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 13644 12298 /*128:out */ X86_MXCSR_XCPT_MASK, 13645 /*256:out */ -1, 13646 /*xcpt? */ false, false }, 12299 /*256:out */ -1 }, 13647 12300 { { /*src2 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_RAND_x7_V6 } }, 13648 12301 { /*src1 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_RAND_x7_V1 } }, … … 13650 12303 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 13651 12304 /*128:out */ X86_MXCSR_XCPT_MASK, 13652 /*256:out */ -1, 13653 /*xcpt? */ false, false }, 12305 /*256:out */ -1 }, 13654 12306 { { /*src2 */ { FP32_NORM_SAFE_INT_MAX(0), FP32_RAND_x7_V6 } }, 13655 12307 { /*src1 */ { FP32_NORM_SAFE_INT_MIN(0), FP32_RAND_x7_V3 } }, … … 13657 12309 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 13658 12310 /*128:out */ X86_MXCSR_XCPT_MASK, 13659 /*256:out */ -1, 13660 /*xcpt? */ false, false }, 12311 /*256:out */ -1 }, 13661 12312 { { /*src2 */ { FP32_V(0, 0x600000, 0x7f)/* 1.75*/, FP32_RAND_x7_V1 } }, 13662 12313 { /*src1 */ { FP32_V(1, 0, 0x7d)/*-0.25*/, FP32_RAND_x7_V1 } }, … … 13664 12315 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 13665 12316 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 13666 /*256:out */ -1, 13667 /*xcpt? */ false, false }, 12317 /*256:out */ -1 }, 13668 12318 { { /*src2 */ { FP32_V(0, 0, 0x7d)/*0.25*/, FP32_RAND_x7_V2 } }, 13669 12319 { /*src1 */ { FP32_V(0, 0, 0x7e)/*0.50*/, FP32_RAND_x7_V1 } }, … … 13671 12321 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 13672 12322 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 13673 /*256:out */ -1, 13674 /*xcpt? */ false, false }, 12323 /*256:out */ -1 }, 13675 12324 { { /*src2 */ { FP32_NORM_MAX(0), FP32_RAND_x7_V0 } }, 13676 12325 { /*src1 */ { FP32_NORM_V1(0), FP32_RAND_x7_V0 } }, … … 13678 12327 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 13679 12328 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 13680 /*256:out */ -1, 13681 /*xcpt? */ false, false }, 12329 /*256:out */ -1 }, 13682 12330 { { /*src2 */ { FP32_V(0, 0x5ca5b8, 0x93)/*1807543*/, FP32_RAND_x7_V3 } }, 13683 12331 { /*src1 */ { FP32_V(0, 0x1ea980, 0x8f)/* 81235*/, FP32_RAND_x7_V0 } }, … … 13685 12333 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13686 12334 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13687 /*256:out */ -1, 13688 /*xcpt? */ false, false }, 12335 /*256:out */ -1 }, 13689 12336 { { /*src2 */ { FP32_V(1, 0x2514d6, 0x93)/*-1352346.75*/, FP32_RAND_x7_V2 } }, 13690 12337 { /*src1 */ { FP32_V(0, 0x7c9000, 0x88)/* 1010.25*/, FP32_RAND_x7_V0 } }, … … 13692 12339 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13693 12340 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13694 /*256:out */ -1, 13695 /*xcpt? */ false, false }, 12341 /*256:out */ -1 }, 13696 12342 { { /*src2 */ { FP32_V(1, 0x2514d6, 0x93)/*-1352346.75*/, FP32_RAND_x7_V2 } }, 13697 12343 { /*src1 */ { FP32_V(0, 0x253468, 0x93)/* 1353357.00*/, FP32_RAND_x7_V3 } }, … … 13699 12345 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13700 12346 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13701 /*256:out */ -1, 13702 /*xcpt? */ false, false }, 12347 /*256:out */ -1 }, 13703 12348 { { /*src2 */ { FP32_V(1, 0x40e6b6, 0x8c)/*-12345.678*/, FP32_RAND_x7_V4 } }, 13704 12349 { /*src1 */ { FP32_V(1, 0x40e6b7, 0x8c)/*-12345.679*/, FP32_RAND_x7_V6 } }, … … 13706 12351 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13707 12352 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13708 /*256:out */ -1, 13709 /*xcpt? */ false, false }, 12353 /*256:out */ -1 }, 13710 12354 { { /*src2 */ { FP32_V(0, 0x620b2e, 0x92)/*925874.9*/, FP32_RAND_x7_V5 } }, 13711 12355 { /*src1 */ { FP32_V(0, 0x620b2d, 0x92)/*925874.8*/, FP32_RAND_x7_V0 } }, … … 13713 12357 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13714 12358 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13715 /*256:out */ -1, 13716 /*xcpt? */ false, false }, 12359 /*256:out */ -1 }, 13717 12360 { { /*src2 */ { FP32_V(0, 0x490fda, 0x80)/*3.1415926*/, FP32_RAND_x7_V6 } }, 13718 12361 { /*src1 */ { FP32_V(0, 0x490fdb, 0x80)/*3.1415927*/, FP32_RAND_x7_V0 } }, … … 13720 12363 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13721 12364 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13722 /*256:out */ -1, 13723 /*xcpt? */ false, false }, 12365 /*256:out */ -1 }, 13724 12366 { { /*src2 */ { FP32_V(1, 0x40e6b6, 0x8c)/*-12345.678*/, FP32_RAND_x7_V5 } }, 13725 12367 { /*src1 */ { FP32_V(1, 0x40e6b7, 0x8c)/*-12345.679*/, FP32_RAND_x7_V0 } }, … … 13727 12369 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 13728 12370 /*128:out */ X86_MXCSR_XCPT_MASK, 13729 /*256:out */ -1, 13730 /*xcpt? */ false, false }, 12371 /*256:out */ -1 }, 13731 12372 { { /*src2 */ { FP32_V(0, 0x5dd520, 0x8e)/* 56789.125*/, FP32_RAND_x7_V4 } }, 13732 12373 { /*src1 */ { FP32_V(1, 0x5dd521, 0x8e)/*-56789.127*/, FP32_RAND_x7_V0 } }, … … 13734 12375 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 13735 12376 /*128:out */ X86_MXCSR_XCPT_MASK, 13736 /*256:out */ -1, 13737 /*xcpt? */ false, false }, 12377 /*256:out */ -1 }, 13738 12378 { { /*src2 */ { FP32_V(0, 0x600000, 0x7e)/* 0.875*/, FP32_RAND_x7_V3 } }, 13739 12379 { /*src1 */ { FP32_V(1, 0, 0x7d)/*-0.250*/, FP32_RAND_x7_V6 } }, … … 13741 12381 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 13742 12382 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 13743 /*256:out */ -1, 13744 /*xcpt? */ false, false }, 12383 /*256:out */ -1 }, 13745 12384 /** @todo More Normals. */ 13746 12385 /* … … 13752 12391 /*mxcsr:in */ 0, 13753 12392 /*128:out */ X86_MXCSR_DE, 13754 /*256:out */ -1, 13755 /*xcpt? */ true, true }, 12393 /*256:out */ -1 }, 13756 12394 { { /*src2 */ { FP32_0(0), FP32_RAND_x7_V2 } }, 13757 12395 { /*src1 */ { FP32_DENORM_MAX(0), FP32_RAND_x7_V4 } }, … … 13759 12397 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 13760 12398 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 13761 /*256:out */ -1, 13762 /*xcpt? */ false, false }, 12399 /*256:out */ -1 }, 13763 12400 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_RAND_x7_V6 } }, 13764 12401 { /*src1 */ { FP32_DENORM_MAX(0), FP32_RAND_x7_V3 } }, … … 13766 12403 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 13767 12404 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 13768 /*256:out */ -1, 13769 /*xcpt? */ false, false }, 12405 /*256:out */ -1 }, 13770 12406 { { /*src2 */ { FP32_DENORM_MAX(0), FP32_RAND_x7_V5 } }, 13771 12407 { /*src1 */ { FP32_DENORM_MAX(0), FP32_RAND_x7_V4 } }, … … 13773 12409 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 13774 12410 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 13775 /*256:out */ -1, 13776 /*xcpt? */ false, false }, 12411 /*256:out */ -1 }, 13777 12412 { { /*src2 */ { FP32_DENORM_MAX(0), FP32_RAND_x7_V1 } }, 13778 12413 { /*src1 */ { FP32_DENORM_MAX(1), FP32_RAND_x7_V3 } }, … … 13780 12415 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 13781 12416 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 13782 /*256:out */ -1, 13783 /*xcpt? */ false, false }, 12417 /*256:out */ -1 }, 13784 12418 { { /*src2 */ { FP32_DENORM_MAX(1), FP32_RAND_x7_V3 } }, 13785 12419 { /*src1 */ { FP32_DENORM_MAX(0), FP32_RAND_x7_V0 } }, … … 13787 12421 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 13788 12422 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 13789 /*256:out */ -1, 13790 /*xcpt? */ false, false }, 12423 /*256:out */ -1 }, 13791 12424 { { /*src2 */ { FP32_DENORM_MIN(1), FP32_RAND_x7_V7 } }, 13792 12425 { /*src1 */ { FP32_DENORM_MIN(0), FP32_RAND_x7_V0 } }, … … 13794 12427 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 13795 12428 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 13796 /*256:out */ -1, 13797 /*xcpt? */ false, false }, 12429 /*256:out */ -1 }, 13798 12430 { { /*src2 */ { FP32_DENORM_MIN(1), FP32_RAND_x7_V6 } }, 13799 12431 { /*src1 */ { FP32_DENORM_MIN(1), FP32_RAND_x7_V3 } }, … … 13801 12433 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 13802 12434 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 13803 /*256:out */ -1, 13804 /*xcpt? */ false, false }, 12435 /*256:out */ -1 }, 13805 12436 { { /*src2 */ { FP32_DENORM_MIN(1), FP32_RAND_x7_V6 } }, 13806 12437 { /*src1 */ { FP32_DENORM_MIN(1), FP32_RAND_x7_V1 } }, … … 13808 12439 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 13809 12440 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 13810 /*256:out */ -1, 13811 /*xcpt? */ false, false }, 12441 /*256:out */ -1 }, 13812 12442 { { /*src2 */ { FP32_DENORM_MIN(0), FP32_RAND_x7_V6 } }, 13813 12443 { /*src1 */ { FP32_0(0), FP32_RAND_x7_V2 } }, … … 13815 12445 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 13816 12446 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 13817 /*256:out */ -1, 13818 /*xcpt? */ false, false }, 12447 /*256:out */ -1 }, 13819 12448 /** @todo More Denormals. */ 13820 12449 /*56*/ FP32_TABLE_D9_SS_INVALIDS … … 13877 12506 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 13878 12507 /*128:out */ X86_MXCSR_XCPT_MASK, 13879 /*256:out */ -1, 13880 /*xcpt? */ false, false }, 12508 /*256:out */ -1 }, 13881 12509 { { /*src2 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, 13882 12510 { /*src1 */ { FP64_0(0), FP64_0(0), FP64_0(0), FP64_0(0) } }, … … 13884 12512 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 13885 12513 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 13886 /*256:out */ -1, 13887 /*xcpt? */ false, false }, 12514 /*256:out */ -1 }, 13888 12515 { { /*src2 */ { FP64_0(0), FP64_INF(0), FP64_SNAN(0), FP64_SNAN(0) } }, 13889 12516 { /*src1 */ { FP64_0(0), FP64_INF(1), FP64_QNAN(0), FP64_SNAN(1) } }, … … 13891 12518 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 13892 12519 /*128:out */ X86_MXCSR_XCPT_MASK, 13893 /*256:out */ -1, 13894 /*xcpt? */ false, false }, 12520 /*256:out */ -1 }, 13895 12521 { { /*src2 */ { FP64_0(0), FP64_RAND_V0(0), FP64_RAND_V0(0), FP64_RAND_V0(0) } }, 13896 12522 { /*src1 */ { FP64_0(0), FP64_RAND_V3(0), FP64_RAND_V2(0), FP64_RAND_V1(0) } }, … … 13898 12524 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13899 12525 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13900 /*256:out */ -1, 13901 /*xcpt? */ false, false }, 12526 /*256:out */ -1 }, 13902 12527 { { /*src2 */ { FP64_0(0), FP64_RAND_V2(0), FP64_RAND_V3(0), FP64_RAND_V1(0) } }, 13903 12528 { /*src1 */ { FP64_0(0), FP64_RAND_V0(1), FP64_RAND_V1(1), FP64_RAND_V2(1) } }, … … 13905 12530 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 13906 12531 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 13907 /*256:out */ -1, 13908 /*xcpt? */ false, false }, 12532 /*256:out */ -1 }, 13909 12533 { { /*src2 */ { FP64_0(0), FP64_RAND_V0(0), FP64_RAND_V1(0), FP64_RAND_V3(0) } }, 13910 12534 { /*src1 */ { FP64_0(1), FP64_RAND_V1(0), FP64_RAND_V2(0), FP64_RAND_V3(0) } }, … … 13912 12536 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 13913 12537 /*128:out */ X86_MXCSR_XCPT_MASK, 13914 /*256:out */ -1, 13915 /*xcpt? */ false, false }, 12538 /*256:out */ -1 }, 13916 12539 { { /*src2 */ { FP64_0(0), FP64_RAND_V0(1), FP64_RAND_V1(0), FP64_RAND_V2(0) } }, 13917 12540 { /*src1 */ { FP64_0(1), FP64_RAND_V2(1), FP64_RAND_V3(0), FP64_RAND_V0(1) } }, … … 13919 12542 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 13920 12543 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 13921 /*256:out */ -1, 13922 /*xcpt? */ false, false }, 12544 /*256:out */ -1 }, 13923 12545 { { /*src2 */ { FP64_0(1), FP64_RAND_V0(1), FP64_RAND_V1(1), FP64_RAND_V3(1) } }, 13924 12546 { /*src1 */ { FP64_0(0), FP64_RAND_V1(0), FP64_RAND_V2(1), FP64_RAND_V3(0) } }, … … 13926 12548 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13927 12549 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13928 /*256:out */ -1, 13929 /*xcpt? */ false, false }, 12550 /*256:out */ -1 }, 13930 12551 { { /*src2 */ { FP64_0(1), FP64_RAND_V3(1), FP64_RAND_V2(0), FP64_RAND_V1(0) } }, 13931 12552 { /*src1 */ { FP64_0(0), FP64_RAND_V0(1), FP64_RAND_V1(1), FP64_RAND_V3(0) } }, … … 13933 12554 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 13934 12555 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 13935 /*256:out */ -1, 13936 /*xcpt? */ false, false }, 12556 /*256:out */ -1 }, 13937 12557 { { /*src2 */ { FP64_0(1), FP64_RAND_V1(1), FP64_RAND_V2(1), FP64_RAND_V3(1) } }, 13938 12558 { /*src1 */ { FP64_0(1), FP64_RAND_V0(1), FP64_RAND_V1(0), FP64_RAND_V2(0) } }, … … 13940 12560 /*mxcsr:in */ 0, 13941 12561 /*128:out */ 0, 13942 /*256:out */ -1, 13943 /*xcpt? */ false, false }, 12562 /*256:out */ -1 }, 13944 12563 { { /*src2 */ { FP64_0(1), FP64_RAND_V3(1), FP64_RAND_V1(1), FP64_RAND_V0(1) } }, 13945 12564 { /*src1 */ { FP64_0(1), FP64_RAND_V1(0), FP64_RAND_V0(1), FP64_RAND_V2(1) } }, … … 13947 12566 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 13948 12567 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 13949 /*256:out */ -1, 13950 /*xcpt? */ false, false }, 12568 /*256:out */ -1 }, 13951 12569 /* 13952 12570 * Infinity. … … 13957 12575 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 13958 12576 /*128:out */ X86_MXCSR_XCPT_MASK, 13959 /*256:out */ -1, 13960 /*xcpt? */ false, false }, 12577 /*256:out */ -1 }, 13961 12578 { { /*src2 */ { FP64_0(0), FP64_RAND_V1(1), FP64_RAND_V1(1), FP64_RAND_V3(1) } }, 13962 12579 { /*src1 */ { FP64_INF(0), FP64_RAND_V3(0), FP64_RAND_V2(1), FP64_RAND_V0(1) } }, … … 13964 12581 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 13965 12582 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 13966 /*256:out */ -1, 13967 /*xcpt? */ false, false }, 12583 /*256:out */ -1 }, 13968 12584 { { /*src2 */ { FP64_INF(0), FP64_INF(1), FP64_SNAN(1), FP64_QNAN(1) } }, 13969 12585 { /*src1 */ { FP64_0(0), FP64_RAND_V3(0), FP64_RAND_V2(1), FP64_RAND_V0(1) } }, … … 13971 12587 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13972 12588 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13973 /*256:out */ -1, 13974 /*xcpt? */ false, false }, 12589 /*256:out */ -1 }, 13975 12590 { { /*src2 */ { FP64_0(0), FP64_RAND_V2(1), FP64_RAND_V2(1), FP64_RAND_V3(0) } }, 13976 12591 { /*src1 */ { FP64_INF(1), FP64_RAND_V0(0), FP64_RAND_V1(0), FP64_RAND_V0(1) } }, … … 13978 12593 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 13979 12594 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 13980 /*256:out */ -1, 13981 /*xcpt? */ false, false }, 12595 /*256:out */ -1 }, 13982 12596 { { /*src2 */ { FP64_INF(0), FP64_RAND_V3(1), FP64_RAND_V3(1), FP64_RAND_V0(1) } }, 13983 12597 { /*src1 */ { FP64_INF(0), FP64_RAND_V1(0), FP64_RAND_V2(1), FP64_RAND_V1(1) } }, … … 13985 12599 /*mxcsr:in */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 13986 12600 /*128:out */ X86_MXCSR_FZ | X86_MXCSR_RC_UP, 13987 /*256:out */ -1, 13988 /*xcpt? */ false, false }, 12601 /*256:out */ -1 }, 13989 12602 { { /*src2 */ { FP64_INF(0), FP64_RAND_V2(0), FP64_RAND_V3(0), FP64_RAND_V0(0) } }, 13990 12603 { /*src1 */ { FP64_INF(0), FP64_RAND_V0(1), FP64_RAND_V0(1), FP64_RAND_V3(1) } }, … … 13992 12605 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13993 12606 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 13994 /*256:out */ -1, 13995 /*xcpt? */ false, false }, 12607 /*256:out */ -1 }, 13996 12608 { { /*src2 */ { FP64_INF(1), FP64_RAND_V3(0), FP64_RAND_V2(1), FP64_RAND_V3(0) } }, 13997 12609 { /*src1 */ { FP64_INF(1), FP64_QNAN_V(1, 1), FP64_RAND_V1(1), FP64_RAND_V2(0) } }, … … 13999 12611 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14000 12612 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14001 /*256:out */ -1, 14002 /*xcpt? */ false, false }, 12613 /*256:out */ -1 }, 14003 12614 { { /*src2 */ { FP64_INF(1), FP64_RAND_V2(1), FP64_RAND_V1(1), FP64_RAND_V0(1) } }, 14004 12615 { /*src1 */ { FP64_INF(1), FP64_RAND_V0(0), FP64_RAND_V3(1), FP64_RAND_V0(1) } }, … … 14006 12617 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 14007 12618 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 14008 /*256:out */ -1, 14009 /*xcpt? */ false, false }, 12619 /*256:out */ -1 }, 14010 12620 { { /*src2 */ { FP64_INF(1), FP64_RAND_V1(1), FP64_RAND_V3(1), FP64_RAND_V0(1) } }, 14011 12621 { /*src1 */ { FP64_INF(0), FP64_RAND_V1(0), FP64_RAND_V2(1), FP64_RAND_V1(1) } }, … … 14013 12623 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 14014 12624 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 14015 /*256:out */ -1, 14016 /*xcpt? */ false, false }, 12625 /*256:out */ -1 }, 14017 12626 { { /*src2 */ { FP64_INF(1), FP64_RAND_V0(1), FP64_RAND_V2(1), FP64_RAND_V0(1) } }, 14018 12627 { /*src1 */ { FP64_INF(0), FP64_RAND_V0(0), FP64_RAND_V2(0), FP64_RAND_V3(1) } }, … … 14020 12629 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14021 12630 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14022 /*256:out */ -1, 14023 /*xcpt? */ false, false }, 12631 /*256:out */ -1 }, 14024 12632 { { /*src2 */ { FP64_INF(0), FP64_RAND_V2(1), FP64_RAND_V3(1), FP64_RAND_V0(1) } }, 14025 12633 { /*src1 */ { FP64_INF(1), FP64_RAND_V2(0), FP64_RAND_V3(0), FP64_RAND_V1(1) } }, … … 14027 12635 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14028 12636 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14029 /*256:out */ -1, 14030 /*xcpt? */ false, false }, 12637 /*256:out */ -1 }, 14031 12638 { { /*src2 */ { FP64_INF(0), FP64_RAND_V0(1), FP64_RAND_V2(1), FP64_RAND_V0(1) } }, 14032 12639 { /*src1 */ { FP64_INF(1), FP64_RAND_V0(0), FP64_RAND_V2(0), FP64_RAND_V3(1) } }, … … 14034 12641 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 14035 12642 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 14036 /*256:out */ -1, 14037 /*xcpt? */ false, false }, 12643 /*256:out */ -1 }, 14038 12644 { { /*src2 */ { FP64_INF(0), FP64_RAND_V0(0), FP64_RAND_V2(1), FP64_RAND_V0(1) } }, 14039 12645 { /*src1 */ { FP64_NORM_V0(0), FP64_RAND_V1(1), FP64_RAND_V3(1), FP64_RAND_V1(1) } }, … … 14041 12647 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 14042 12648 /*128:out */ X86_MXCSR_XCPT_MASK, 14043 /*256:out */ -1, 14044 /*xcpt? */ false, false }, 12649 /*256:out */ -1 }, 14045 12650 { { /*src2 */ { FP64_INF(0), FP64_INF(0), FP64_SNAN(1), FP64_INF(1) } }, 14046 12651 { /*src1 */ { FP64_NORM_V3(0), FP64_INF(1), FP64_QNAN(1), FP64_SNAN(1) } }, … … 14048 12653 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 14049 12654 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 14050 /*256:out */ -1, 14051 /*xcpt? */ false, false }, 12655 /*256:out */ -1 }, 14052 12656 { { /*src2 */ { FP64_NORM_V2(0), FP64_RAND_V3(1), FP64_QNAN(1), FP64_SNAN(1) } }, 14053 12657 { /*src1 */ { FP64_INF(1), FP64_RAND_V2(1), FP64_RAND_V2(1), FP64_RAND_V1(1) } }, … … 14055 12659 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 14056 12660 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 14057 /*256:out */ -1, 14058 /*xcpt? */ false, false }, 12661 /*256:out */ -1 }, 14059 12662 { { /*src2 */ { FP64_NORM_V2(0), FP64_SNAN(0), FP64_RAND_V2(0), FP64_RAND_V3(0) } }, 14060 12663 { /*src1 */ { FP64_INF(0), FP64_RAND_V2(0), FP64_RAND_V1(0), FP64_RAND_V2(1) } }, … … 14062 12665 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14063 12666 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14064 /*256:out */ -1, 14065 /*xcpt? */ false, false }, 12667 /*256:out */ -1 }, 14066 12668 /* 14067 12669 * Normals. … … 14072 12674 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 14073 12675 /*128:out */ X86_MXCSR_XCPT_MASK, 14074 /*256:out */ -1, 14075 /*xcpt? */ false, false }, 12676 /*256:out */ -1 }, 14076 12677 { { /*src2 */ { FP64_NORM_MIN(0), FP64_RAND_V3(1), FP64_RAND_V2(1), FP64_RAND_V3(1) } }, 14077 12678 { /*src1 */ { FP64_NORM_MIN(0), FP64_RAND_V2(0), FP64_RAND_V1(1), FP64_RAND_V2(1) } }, … … 14079 12680 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 14080 12681 /*128:out */ X86_MXCSR_XCPT_MASK, 14081 /*256:out */ -1, 14082 /*xcpt? */ false, false }, 12682 /*256:out */ -1 }, 14083 12683 { { /*src2 */ { FP64_NORM_MIN(0), FP64_RAND_V3(1), FP64_RAND_V0(1), FP64_RAND_V3(0) } }, 14084 12684 { /*src1 */ { FP64_NORM_MAX(0), FP64_RAND_V1(0), FP64_RAND_V3(0), FP64_RAND_V1(0) } }, … … 14086 12686 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 14087 12687 /*128:out */ X86_MXCSR_XCPT_MASK, 14088 /*256:out */ -1, 14089 /*xcpt? */ false, false }, 12688 /*256:out */ -1 }, 14090 12689 { { /*src2 */ { FP64_NORM_MAX(0), FP64_RAND_V2(1), FP64_RAND_V2(1), FP64_RAND_V3(0) } }, 14091 12690 { /*src1 */ { FP64_NORM_MAX(0), FP64_RAND_V0(0), FP64_RAND_V1(0), FP64_RAND_V1(1) } }, … … 14093 12692 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 14094 12693 /*128:out */ X86_MXCSR_XCPT_MASK, 14095 /*256:out */ -1, 14096 /*xcpt? */ false, false }, 12694 /*256:out */ -1 }, 14097 12695 { { /*src2 */ { FP64_NORM_SAFE_INT_MIN(0), FP64_RAND_V2(1), FP64_RAND_V2(1), FP64_RAND_V3(0) } }, 14098 12696 { /*src1 */ { FP64_NORM_SAFE_INT_MAX(0), FP64_RAND_V1(0), FP64_RAND_V1(0), FP64_RAND_V3(1) } }, … … 14100 12698 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 14101 12699 /*128:out */ X86_MXCSR_XCPT_MASK, 14102 /*256:out */ -1, 14103 /*xcpt? */ false, false }, 12700 /*256:out */ -1 }, 14104 12701 { { /*src2 */ { FP64_NORM_SAFE_INT_MAX(0), FP64_RAND_V3(0), FP64_RAND_V2(0), FP64_RAND_V3(1) } }, 14105 12702 { /*src1 */ { FP64_NORM_SAFE_INT_MAX(0), FP64_RAND_V1(1), FP64_RAND_V2(1), FP64_RAND_V3(1) } }, … … 14107 12704 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 14108 12705 /*128:out */ X86_MXCSR_XCPT_MASK, 14109 /*256:out */ -1, 14110 /*xcpt? */ false, false }, 12706 /*256:out */ -1 }, 14111 12707 { { /*src2 */ { FP64_NORM_SAFE_INT_MAX(0), FP64_INF(0), FP64_QNAN(1), FP64_QNAN(0) } }, 14112 12708 { /*src1 */ { FP64_NORM_SAFE_INT_MIN(0), FP64_RAND_V1(0), FP64_RAND_V2(1), FP64_RAND_V0(1) } }, … … 14114 12710 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 14115 12711 /*128:out */ X86_MXCSR_XCPT_MASK, 14116 /*256:out */ -1, 14117 /*xcpt? */ false, false }, 12712 /*256:out */ -1 }, 14118 12713 { { /*src2 */ { FP64_V(0, 0, 0x409)/*1024*/, FP64_RAND_V1(1), FP64_RAND_V2(1), FP64_RAND_V3(1) } }, 14119 12714 { /*src1 */ { FP64_V(0, 0, 0x408)/* 512*/, FP64_RAND_V1(0), FP64_RAND_V2(1), FP64_RAND_V3(1) } }, … … 14121 12716 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 14122 12717 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 14123 /*256:out */ -1, 14124 /*xcpt? */ false, false }, 12718 /*256:out */ -1 }, 14125 12719 { { /*src2 */ { FP64_V(0, 0xc122186c3cfd0, 0x42d)/*123456789876543.25*/, FP64_RAND_V2(1), FP64_RAND_V2(0), FP64_RAND_V3(1) } }, 14126 12720 { /*src1 */ { FP64_V(0, 0xb88e0395d49b0, 0x42d)/*121098765432102.75*/, FP64_RAND_V0(0), FP64_RAND_V2(0), FP64_RAND_V0(0) } }, … … 14128 12722 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 14129 12723 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 14130 /*256:out */ -1, 14131 /*xcpt? */ false, false }, 12724 /*256:out */ -1 }, 14132 12725 { { /*src2 */ { FP64_NORM_MAX(0), FP64_RAND_V0(1), FP64_RAND_V2(1), FP64_RAND_V3(1) } }, 14133 12726 { /*src1 */ { FP64_NORM_V1(0), FP64_RAND_V0(1), FP64_RAND_V2(0), FP64_RAND_V3(0) } }, … … 14135 12728 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 14136 12729 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 14137 /*256:out */ -1, 14138 /*xcpt? */ false, false }, 12730 /*256:out */ -1 }, 14139 12731 { { /*src2 */ { FP64_V(0, 0xc000000000000, 0x3ff)/*1.75*/, FP64_RAND_V3(0), FP64_RAND_V2(1), FP64_RAND_V3(0) } }, 14140 12732 { /*src1 */ { FP64_V(0, 0, 0x3fd)/*0.25*/, FP64_RAND_V0(0), FP64_RAND_V1(1), FP64_RAND_V1(0) } }, … … 14142 12734 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14143 12735 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14144 /*256:out */ -1, 14145 /*xcpt? */ false, false }, 12736 /*256:out */ -1 }, 14146 12737 { { /*src2 */ { FP64_V(1, 0, 0x3fd)/*-0.25*/, FP64_RAND_V2(1), FP64_RAND_V2(1), FP64_RAND_V3(0) } }, 14147 12738 { /*src1 */ { FP64_V(1, 0, 0x3fe)/*-0.50*/, FP64_RAND_V0(0), FP64_RAND_V1(0), FP64_RAND_V1(1) } }, … … 14149 12740 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14150 12741 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14151 /*256:out */ -1, 14152 /*xcpt? */ false, false }, 12742 /*256:out */ -1 }, 14153 12743 { { /*src2 */ { FP64_V(0, 0x26580b4c7e6b7, 0x41d)/*1234567891.1234567*/, FP64_RAND_V2(1), FP64_RAND_V3(1), FP64_RAND_V3(1) } }, 14154 12744 { /*src1 */ { FP64_V(0, 0x26580b4c7e6bc, 0x41d)/*1234567891.1234580*/, FP64_RAND_V3(0), FP64_RAND_V1(0), FP64_RAND_V0(1) } }, … … 14156 12746 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14157 12747 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14158 /*256:out */ -1, 14159 /*xcpt? */ false, false }, 12748 /*256:out */ -1 }, 14160 12749 { { /*src2 */ { FP64_V(0, 0xf9b0207d06184, 0x3fb)/*0.1234589833333129*/, FP64_RAND_V3(1), FP64_RAND_V2(1), FP64_RAND_V3(1) } }, 14161 12750 { /*src1 */ { FP64_V(0, 0xf9b0207d0617d, 0x3fb)/*0.1234589833333128*/, FP64_RAND_V1(1), FP64_RAND_V0(0), FP64_RAND_V0(1) } }, … … 14163 12752 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14164 12753 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14165 /*256:out */ -1, 14166 /*xcpt? */ false, false }, 12754 /*256:out */ -1 }, 14167 12755 { { /*src2 */ { FP64_V(0, 0xb88e0395d49b0, 0x42d)/* 121098765432102.75*/, FP64_RAND_V2(1), FP64_RAND_V2(1), FP64_RAND_V3(1) } }, 14168 12756 { /*src1 */ { FP64_V(1, 0xbcd80e0108cc0, 0x42e)/*-244555555308646.00*/, FP64_RAND_V3(0), FP64_RAND_V3(1), FP64_RAND_V0(1) } }, … … 14170 12758 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14171 12759 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14172 /*256:out */ -1, 14173 /*xcpt? */ false, false }, 12760 /*256:out */ -1 }, 14174 12761 { { /*src2 */ { FP64_V(0, 0xcf0033a34f337, 0x432)/*4072598000007579.5*/, FP64_RAND_V3(1), FP64_RAND_V2(1), FP64_RAND_V1(1) } }, 14175 12762 { /*src1 */ { FP64_V(0, 0xd6eca42000000, 0x419)/* 123450000.5*/, FP64_RAND_V3(0), FP64_RAND_V2(0), FP64_RAND_V3(1) } }, … … 14177 12764 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14178 12765 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14179 /*256:out */ -1, 14180 /*xcpt? */ false, false }, 12766 /*256:out */ -1 }, 14181 12767 { { /*src2 */ { FP64_V(1, 0xbcd80e0108cc0, 0x42e)/*-244555555308646.00*/, FP64_INF(1), FP64_SNAN(1), FP64_INF(1) } }, 14182 12768 { /*src1 */ { FP64_V(0, 0xb88e0395d49b0, 0x42d)/* 121098765432102.75*/, FP64_INF(1), FP64_QNAN(0), FP64_SNAN(0) } }, … … 14184 12770 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 14185 12771 /*128:out */ X86_MXCSR_XCPT_MASK, 14186 /*256:out */ -1, 14187 /*xcpt? */ false, false }, 12772 /*256:out */ -1 }, 14188 12773 { { /*src2 */ { FP64_V(0, 0xbcd80e0108cc0, 0x42e)/* 244555555308646.00*/, FP64_RAND_V3(0), FP64_RAND_V2(0), FP64_RAND_V3(0) } }, 14189 12774 { /*src1 */ { FP64_V(1, 0xb88e0395d49b0, 0x42d)/*-121098765432102.75*/, FP64_RAND_V0(0), FP64_RAND_V0(0), FP64_RAND_V2(1) } }, … … 14191 12776 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 14192 12777 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 14193 /*256:out */ -1, 14194 /*xcpt? */ false, false }, 12778 /*256:out */ -1 }, 14195 12779 { { /*src2 */ { FP64_V(1, 0xcf0033a34f337, 0x432)/*-4072598000007579.5*/, FP64_RAND_V1(0), FP64_RAND_V2(0), FP64_RAND_V1(0) } }, 14196 12780 { /*src1 */ { FP64_V(0, 0xd6eca42000000, 0x419)/* 123450000.5*/, FP64_RAND_V2(0), FP64_RAND_V2(1), FP64_RAND_V3(0) } }, … … 14198 12782 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 14199 12783 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 14200 /*256:out */ -1, 14201 /*xcpt? */ false, false }, 12784 /*256:out */ -1 }, 14202 12785 /** @todo More Normals. */ 14203 12786 /* … … 14209 12792 /*mxcsr:in */ 0, 14210 12793 /*128:out */ X86_MXCSR_DE, 14211 /*256:out */ -1, 14212 /*xcpt? */ true, true }, 12794 /*256:out */ -1 }, 14213 12795 { { /*src2 */ { FP64_0(0), FP64_SNAN(0), FP64_QNAN(1), FP64_QNAN(0) } }, 14214 12796 { /*src1 */ { FP64_DENORM_MAX(0), FP64_RAND_V2(0), FP64_RAND_V3(1), FP64_RAND_V2(0) } }, … … 14216 12798 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 14217 12799 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 14218 /*256:out */ -1, 14219 /*xcpt? */ false, false }, 12800 /*256:out */ -1 }, 14220 12801 { { /*src2 */ { FP64_DENORM_MIN(0), FP64_INF(1), FP64_SNAN(0), FP64_INF(1) } }, 14221 12802 { /*src1 */ { FP64_DENORM_MAX(0), FP64_INF(0), FP64_QNAN(1), FP64_SNAN(1) } }, … … 14223 12804 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 14224 12805 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 14225 /*256:out */ -1, 14226 /*xcpt? */ false, false }, 12806 /*256:out */ -1 }, 14227 12807 { { /*src2 */ { FP64_DENORM_MAX(0), FP64_RAND_V2(1), FP64_RAND_V0(1), FP64_RAND_V3(0) } }, 14228 12808 { /*src1 */ { FP64_DENORM_MAX(0), FP64_RAND_V3(0), FP64_RAND_V2(0), FP64_RAND_V3(1) } }, … … 14230 12810 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 14231 12811 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 14232 /*256:out */ -1, 14233 /*xcpt? */ false, false }, 12812 /*256:out */ -1 }, 14234 12813 { { /*src2 */ { FP64_DENORM_MAX(0), FP64_RAND_V1(1), FP64_RAND_V2(1), FP64_RAND_V2(0) } }, 14235 12814 { /*src1 */ { FP64_DENORM_MAX(1), FP64_RAND_V0(0), FP64_RAND_V3(0), FP64_RAND_V0(0) } }, … … 14237 12816 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 14238 12817 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 14239 /*256:out */ -1, 14240 /*xcpt? */ false, false }, 12818 /*256:out */ -1 }, 14241 12819 { { /*src2 */ { FP64_DENORM_MAX(1), FP64_RAND_V3(1), FP64_RAND_V0(0), FP64_RAND_V3(1) } }, 14242 12820 { /*src1 */ { FP64_DENORM_MAX(0), FP64_RAND_V2(1), FP64_RAND_V3(1), FP64_RAND_V2(1) } }, … … 14244 12822 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 14245 12823 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 14246 /*256:out */ -1, 14247 /*xcpt? */ false, false }, 12824 /*256:out */ -1 }, 14248 12825 { { /*src2 */ { FP64_DENORM_MIN(1), FP64_RAND_V0(1), FP64_RAND_V3(1), FP64_RAND_V2(1) } }, 14249 12826 { /*src1 */ { FP64_DENORM_MIN(0), FP64_RAND_V0(1), FP64_RAND_V1(0), FP64_RAND_V2(1) } }, … … 14251 12828 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 14252 12829 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 14253 /*256:out */ -1, 14254 /*xcpt? */ false, false }, 12830 /*256:out */ -1 }, 14255 12831 { { /*src2 */ { FP64_DENORM_MIN(1), FP64_INF(0), FP64_QNAN(1), FP64_SNAN(1) } }, 14256 12832 { /*src1 */ { FP64_DENORM_MIN(1), FP64_RAND_V1(0), FP64_RAND_V2(1), FP64_RAND_V0(1) } }, … … 14258 12834 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 14259 12835 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 14260 /*256:out */ -1, 14261 /*xcpt? */ false, false }, 12836 /*256:out */ -1 }, 14262 12837 { { /*src2 */ { FP64_DENORM_MIN(1), FP64_SNAN(1), FP64_SNAN(0), FP64_QNAN(0) } }, 14263 12838 { /*src1 */ { FP64_DENORM_MIN(1), FP64_RAND_V1(0), FP64_RAND_V2(1), FP64_RAND_V0(1) } }, … … 14265 12840 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 14266 12841 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 14267 /*256:out */ -1, 14268 /*xcpt? */ false, false }, 12842 /*256:out */ -1 }, 14269 12843 { { /*src2 */ { FP64_DENORM_MIN(0), FP64_RAND_V0(1), FP64_RAND_V1(0), FP64_RAND_V2(1) } }, 14270 12844 { /*src1 */ { FP64_0(0), FP64_RAND_V0(0), FP64_RAND_V1(1), FP64_RAND_V2(0) } }, … … 14272 12846 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 14273 12847 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE, 14274 /*256:out */ -1, 14275 /*xcpt? */ false, false }, 12848 /*256:out */ -1 }, 14276 12849 /** @todo More Denormals. */ 14277 12850 /* … … 14336 12909 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 14337 12910 /*128:out */ X86_MXCSR_XCPT_MASK, 14338 /*256:out */ X86_MXCSR_XCPT_MASK, 14339 /*xcpt? */ false, false }, 12911 /*256:out */ X86_MXCSR_XCPT_MASK }, 14340 12912 { { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 14341 12913 { /*unused */ { FP32_ROW_UNUSED } }, … … 14343 12915 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 14344 12916 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 14345 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 14346 /*xcpt? */ false, false }, 12917 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_DAZ | X86_MXCSR_RC_UP }, 14347 12918 { { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 14348 12919 { /*unused */ { FP32_ROW_UNUSED } }, … … 14350 12921 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 14351 12922 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 14352 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 14353 /*xcpt? */ false, false }, 12923 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN }, 14354 12924 { { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0) } }, 14355 12925 { /*unused */ { FP32_ROW_UNUSED } }, … … 14357 12927 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14358 12928 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14359 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14360 /*xcpt? */ false, false }, 12929 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 14361 12930 /* 14362 12931 * Infinity. … … 14367 12936 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 14368 12937 /*128:out */ X86_MXCSR_XCPT_MASK, 14369 /*256:out */ X86_MXCSR_XCPT_MASK, 14370 /*xcpt? */ false, false }, 12938 /*256:out */ X86_MXCSR_XCPT_MASK }, 14371 12939 { { /*src1 */ { FP32_INF(1), FP32_INF(1), FP32_INF(1), FP32_INF(0), FP32_INF(1), FP32_INF(1), FP32_INF(1), FP32_INF(0) } }, 14372 12940 { /*unused */ { FP32_ROW_UNUSED } }, … … 14374 12942 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14375 12943 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14376 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14377 /*xcpt? */ false, false }, 12944 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 14378 12945 { { /*src1 */ { FP32_INF(0), FP32_INF(1), FP32_INF(1), FP32_INF(1), FP32_INF(1), FP32_INF(1), FP32_INF(1), FP32_INF(0) } }, 14379 12946 { /*unused */ { FP32_ROW_UNUSED } }, … … 14381 12948 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 14382 12949 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 14383 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 14384 /*xcpt? */ false, false }, 12950 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 14385 12951 { { /*src1 */ { FP32_INF(0), FP32_INF(1), FP32_INF(1), FP32_INF(0), FP32_INF(1), FP32_INF(1), FP32_INF(1), FP32_INF(1) } }, 14386 12952 { /*unused */ { FP32_ROW_UNUSED } }, … … 14388 12954 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 14389 12955 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 14390 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP, 14391 /*xcpt? */ false, false }, 12956 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_RC_UP }, 14392 12957 /* 14393 12958 * Normals. … … 14405 12970 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 14406 12971 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 14407 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 14408 /*xcpt? */ false, false }, 12972 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ }, 14409 12973 { { /*src1 */ { FP32_1(0), FP32_1(1), FP32_1(0), FP32_1(1), FP32_1(0), FP32_1(1), FP32_1(0), FP32_1(1) } }, 14410 12974 { /*unused */ { FP32_ROW_UNUSED } }, … … 14419 12983 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 14420 12984 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 14421 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 14422 /*xcpt? */ false, false }, 12985 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN }, 14423 12986 { { /*src1 */ { FP32_1(0), FP32_1(1), FP32_1(0), FP32_1(1), FP32_1(0), FP32_1(1), FP32_1(0), FP32_1(1) } }, 14424 12987 { /*unused */ { FP32_ROW_UNUSED } }, … … 14433 12996 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 14434 12997 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 14435 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 14436 /*xcpt? */ false, false }, 12998 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP }, 14437 12999 { { /*src1 */ { FP32_1(0), FP32_1(1), FP32_1(0), FP32_1(1), FP32_1(0), FP32_1(1), FP32_1(0), FP32_1(1) } }, 14438 13000 { /*unused */ { FP32_ROW_UNUSED } }, … … 14447 13009 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14448 13010 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14449 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14450 /*xcpt? */ false, false }, 13011 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 14451 13012 { { /*src1 */ { FP32_V(0, 0, RTFLOAT32U_EXP_BIAS + 1)/* 2*/, 14452 13013 FP32_V(1, 0, RTFLOAT32U_EXP_BIAS + 2)/* -4*/, … … 14468 13029 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14469 13030 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14470 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14471 /*xcpt? */ false, false }, 13031 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 14472 13032 { { /*src1 */ { FP32_V(0, 0x7fe800, RTFLOAT32U_EXP_BIAS - 2)/* 1.11111111110100000000000(bin)*2^0 */, 14473 13033 FP32_V(0, 0xc01, RTFLOAT32U_EXP_BIAS - 1)/* 1.00000000000110000000001(bin)*2^1 */, … … 14489 13049 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14490 13050 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14491 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14492 /*xcpt? */ false, false }, 13051 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 14493 13052 { { /*src1 */ { FP32_V(0, 0x5ca5b8, 0x93)/*1807543*/, 14494 13053 FP32_V(0, 0x1ea980, 0x8f)/*81235*/, … … 14510 13069 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 14511 13070 /*128:out */ X86_MXCSR_XCPT_MASK, 14512 /*256:out */ X86_MXCSR_XCPT_MASK, 14513 /*xcpt? */ false, false }, 13071 /*256:out */ X86_MXCSR_XCPT_MASK }, 14514 13072 /* 14515 13073 * Denormals. … … 14520 13078 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 14521 13079 /*128:out */ X86_MXCSR_XCPT_MASK, 14522 /*256:out */ X86_MXCSR_XCPT_MASK, 14523 /*xcpt? */ false, false }, 13080 /*256:out */ X86_MXCSR_XCPT_MASK }, 14524 13081 { { /*src1 */ { FP32_DENORM_MAX(1), FP32_DENORM_MAX(1), FP32_DENORM_MIN(1), FP32_DENORM_MIN(1), FP32_DENORM_MIN(0), FP32_DENORM_MIN(1), FP32_DENORM_MAX(0), FP32_DENORM_MAX(0) } }, 14525 13082 { /*unused */ { FP32_ROW_UNUSED } }, … … 14527 13084 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 14528 13085 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 14529 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 14530 /*xcpt? */ false, false }, 13086 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN }, 14531 13087 { { /*src1 */ { FP32_DENORM_MIN(0), FP32_DENORM_MIN(1), FP32_DENORM_MAX(0), FP32_DENORM_MAX(1), FP32_DENORM_MIN(0), FP32_DENORM_MAX(1), FP32_DENORM_MAX(1), FP32_DENORM_MIN(0) } }, 14532 13088 { /*unused */ { FP32_ROW_UNUSED } }, … … 14534 13090 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14535 13091 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14536 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14537 /*xcpt? */ false, false }, 13092 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 14538 13093 { { /*src1 */ { FP32_DENORM_MIN(0), FP32_DENORM_MIN(1), FP32_DENORM_MAX(0), FP32_DENORM_MAX(1), FP32_DENORM_MIN(0), FP32_DENORM_MAX(1), FP32_DENORM_MAX(1), FP32_DENORM_MIN(0) } }, 14539 13094 { /*unused */ { FP32_ROW_UNUSED } }, … … 14541 13096 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP | X86_MXCSR_FZ, 14542 13097 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP | X86_MXCSR_FZ, 14543 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP | X86_MXCSR_FZ, 14544 /*xcpt? */ false, false }, 13098 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP | X86_MXCSR_FZ }, 14545 13099 { { /*src1 */ { FP32_DENORM_V0(0), FP32_DENORM_V1(0), FP32_DENORM_V2(0), FP32_DENORM_V3(0), FP32_DENORM_V4(0), FP32_DENORM_V5(0), FP32_DENORM_V6(0), FP32_DENORM_V7(0) } }, 14546 13100 { /*unused */ { FP32_ROW_UNUSED } }, … … 14548 13102 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 14549 13103 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 14550 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 14551 /*xcpt? */ false, false }, 13104 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP }, 14552 13105 { { /*src1 */ { FP32_DENORM_V0(1), FP32_DENORM_V1(1), FP32_DENORM_V2(1), FP32_DENORM_V3(1), FP32_DENORM_V4(1), FP32_DENORM_V5(1), FP32_DENORM_V6(1), FP32_DENORM_V7(1) } }, 14553 13106 { /*unused */ { FP32_ROW_UNUSED } }, … … 14555 13108 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14556 13109 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14557 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14558 /*xcpt? */ false, false }, 13110 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO }, 14559 13111 { { /*src1 */ { FP32_DENORM_V7(1), FP32_DENORM_V6(0), FP32_DENORM_V5(1), FP32_DENORM_V4(0), FP32_DENORM_V3(1), FP32_DENORM_V2(0), FP32_DENORM_V1(1), FP32_DENORM_V0(0) } }, 14560 13112 { /*unused */ { FP32_ROW_UNUSED } }, … … 14562 13114 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 14563 13115 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 14564 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 14565 /*xcpt? */ false, false }, 13116 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN }, 14566 13117 { { /*src1 */ { FP32_DENORM_V7(1), FP32_DENORM_V6(0), FP32_DENORM_V5(1), FP32_DENORM_V4(0), FP32_DENORM_V3(1), FP32_DENORM_V2(0), FP32_DENORM_V1(1), FP32_DENORM_V0(0) } }, 14567 13118 { /*unused */ { FP32_ROW_UNUSED } }, … … 14569 13120 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_DAZ, 14570 13121 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_DAZ, 14571 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_DAZ, 14572 /*xcpt? */ false, false }, 13122 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_DAZ }, 14573 13123 /** @todo More Denormals. */ 14574 13124 /* … … 14580 13130 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 14581 13131 /*128:out */ X86_MXCSR_XCPT_MASK, 14582 /*256:out */ X86_MXCSR_XCPT_MASK, 14583 /*xcpt? */ false, false }, 13132 /*256:out */ X86_MXCSR_XCPT_MASK }, 14584 13133 { { /*src1 */ { FP32_SNAN(0), FP32_SNAN(1), FP32_QNAN(0), FP32_QNAN(1), FP32_SNAN(1), FP32_QNAN(1), FP32_QNAN(1), FP32_SNAN(1) } }, 14585 13134 { /*unused */ { FP32_ROW_UNUSED } }, … … 14587 13136 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 14588 13137 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 14589 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 14590 /*xcpt? */ false, false }, 13138 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 14591 13139 { { /*src1 */ { FP32_SNAN(0), FP32_SNAN(1), FP32_QNAN(0), FP32_QNAN(1), FP32_SNAN(1), FP32_QNAN(1), FP32_QNAN(1), FP32_SNAN(1) } }, 14592 13140 { /*unused */ { FP32_ROW_UNUSED } }, … … 14594 13142 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 14595 13143 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 14596 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 14597 /*xcpt? */ false, false }, 13144 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP }, 14598 13145 { { /*src1 */ { FP32_SNAN(0), FP32_SNAN(1), FP32_QNAN(0), FP32_QNAN(1), FP32_SNAN(1), FP32_QNAN(1), FP32_QNAN(1), FP32_SNAN(1) } }, 14599 13146 { /*unused */ { FP32_ROW_UNUSED } }, … … 14601 13148 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 14602 13149 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 14603 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 14604 /*xcpt? */ false, false }, 13150 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 14605 13151 { { /*src1 */ { FP32_SNAN_V0(0), FP32_SNAN_V1(1), FP32_SNAN_V2(0), FP32_SNAN_V3(1), FP32_SNAN_V4(1), FP32_SNAN_V5(1), FP32_SNAN_V6(1), FP32_SNAN_V7(1) } }, 14606 13152 { /*unused */ { FP32_ROW_UNUSED } }, … … 14608 13154 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 14609 13155 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 14610 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO, 14611 /*xcpt? */ false, false }, 13156 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_ZERO }, 14612 13157 { { /*src1 */ { FP32_QNAN_V0(0), FP32_QNAN_V0(1), FP32_QNAN_V0(0), FP32_QNAN_V0(1), FP32_QNAN_V0(1), FP32_QNAN_V0(0), FP32_QNAN_V0(1), FP32_QNAN_V0(1) } }, 14613 13158 { /*unused */ { FP32_ROW_UNUSED } }, … … 14615 13160 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 14616 13161 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 14617 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 14618 /*xcpt? */ false, false }, 13162 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 14619 13163 { { /*src1 */ { FP32_QNAN_V0(1), FP32_SNAN_V0(1), FP32_QNAN_V1(1), FP32_SNAN_V0(1), FP32_QNAN_V7(1), FP32_SNAN_V7(1), FP32_QNAN_V3(1), FP32_SNAN_V0(1) } }, 14620 13164 { /*unused */ { FP32_ROW_UNUSED } }, … … 14622 13166 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 14623 13167 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 14624 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 14625 /*xcpt? */ false, false }, 13168 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 14626 13169 { { /*src1 */ { FP32_QNAN_V0(1), FP32_SNAN_V0(1), FP32_QNAN_V1(1), FP32_SNAN_V3(1), FP32_QNAN_V4(1), FP32_SNAN_V5(1), FP32_QNAN_V6(1), FP32_SNAN_V7(1) } }, 14627 13170 { /*unused */ { FP32_ROW_UNUSED } }, … … 14629 13172 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 14630 13173 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 14631 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 14632 /*xcpt? */ false, false }, 13174 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ }, 14633 13175 }; 14634 13176 … … 14699 13241 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 14700 13242 /*128:out */ X86_MXCSR_XCPT_MASK, 14701 /*256:out */ X86_MXCSR_XCPT_MASK, 14702 /*xcpt? */ false, false }, 13243 /*256:out */ X86_MXCSR_XCPT_MASK }, 14703 13244 { { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(1), FP32_0(1) } }, 14704 13245 { /*unused */ { FP32_ROW_UNUSED } }, … … 14706 13247 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 14707 13248 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 14708 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 14709 /*xcpt? */ false, false }, 13249 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 14710 13250 { { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(1), FP32_0(1) } }, 14711 13251 { /*unused */ { FP32_ROW_UNUSED } }, … … 14713 13253 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 14714 13254 /*128:out */ X86_MXCSR_RC_ZERO, 14715 /*256:out */ X86_MXCSR_RC_ZERO, 14716 /*xcpt? */ false, false }, 13255 /*256:out */ X86_MXCSR_RC_ZERO }, 14717 13256 { { /*src1 */ { FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(0), FP32_0(1), FP32_0(1), FP32_0(1), FP32_0(1) } }, 14718 13257 { /*unused */ { FP32_ROW_UNUSED } }, … … 14720 13259 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 14721 13260 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 14722 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 14723 /*xcpt? */ false, false }, 13261 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 14724 13262 /* 14725 13263 * Infinity. … … 14730 13268 /*mxcsr:in */ 0, 14731 13269 /*128:out */ 0, 14732 /*256:out */ X86_MXCSR_IE, 14733 /*xcpt? */ false, true }, 13270 /*256:out */ X86_MXCSR_IE }, 14734 13271 /* 14735 13272 * Precision (Overflow, Underflow not possible). … … 14740 13277 /*mxcsr:in */ 0, 14741 13278 /*128:out */ 0, 14742 /*256:out */ X86_MXCSR_PE, 14743 /*xcpt? */ false, true }, 13279 /*256:out */ X86_MXCSR_PE }, 14744 13280 { { /*src1 */ { FP32_0(0), FP32_1(0), FP32_1(0), FP32_0(1), FP32_1(0), FP32_0(0), FP32_1(0), FP32_2(0) } }, 14745 13281 { /*unused */ { FP32_ROW_UNUSED } }, … … 14747 13283 /*mxcsr:in */ X86_MXCSR_PM | X86_MXCSR_RC_DOWN, 14748 13284 /*128:out */ X86_MXCSR_PM | X86_MXCSR_RC_DOWN, 14749 /*256:out */ X86_MXCSR_PM | X86_MXCSR_RC_DOWN | X86_MXCSR_PE, 14750 /*xcpt? */ false, false }, 13285 /*256:out */ X86_MXCSR_PM | X86_MXCSR_RC_DOWN | X86_MXCSR_PE }, 14751 13286 { { /*src1 */ { FP32_0(0), FP32_1(0), FP32_1(0), FP32_0(1), FP32_1(0), FP32_0(0), FP32_1(0), FP32_2(0) } }, 14752 13287 { /*unused */ { FP32_ROW_UNUSED } }, … … 14754 13289 /*mxcsr:in */ X86_MXCSR_PM | X86_MXCSR_RC_UP, 14755 13290 /*128:out */ X86_MXCSR_PM | X86_MXCSR_RC_UP, 14756 /*256:out */ X86_MXCSR_PM | X86_MXCSR_RC_UP | X86_MXCSR_PE, 14757 /*xcpt? */ false, false }, 13291 /*256:out */ X86_MXCSR_PM | X86_MXCSR_RC_UP | X86_MXCSR_PE }, 14758 13292 { { /*src1 */ { FP32_0(0), FP32_1(0), FP32_1(0), FP32_0(1), FP32_1(0), FP32_0(0), FP32_1(0), FP32_2(0) } }, 14759 13293 { /*unused */ { FP32_ROW_UNUSED } }, … … 14761 13295 /*mxcsr:in */ X86_MXCSR_PM | X86_MXCSR_RC_ZERO, 14762 13296 /*128:out */ X86_MXCSR_PM | X86_MXCSR_RC_ZERO, 14763 /*256:out */ X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_PE, 14764 /*xcpt? */ false, false }, 13297 /*256:out */ X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_PE }, 14765 13298 { { /*src1 */ { FP32_0(0), FP32_1(0), FP32_1(0), FP32_0(1), FP32_1(0), FP32_0(0), FP32_1(0), FP32_2(0) } }, 14766 13299 { /*unused */ { FP32_ROW_UNUSED } }, … … 14768 13301 /*mxcsr:in */ X86_MXCSR_PM | X86_MXCSR_FZ | X86_MXCSR_DAZ, 14769 13302 /*128:out */ X86_MXCSR_PM | X86_MXCSR_FZ | X86_MXCSR_DAZ, 14770 /*256:out */ X86_MXCSR_PM | X86_MXCSR_FZ | X86_MXCSR_DAZ | X86_MXCSR_PE, 14771 /*xcpt? */ false, false }, 13303 /*256:out */ X86_MXCSR_PM | X86_MXCSR_FZ | X86_MXCSR_DAZ | X86_MXCSR_PE }, 14772 13304 /* 14773 13305 * Normals. … … 14785 13317 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 14786 13318 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_PE, 14787 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_PE, 14788 /*xcpt? */ false, false }, 13319 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_PE }, 14789 13320 { { /*src1 */ { FP32_V(0,0x44000,0x88)/*529.0*/, 14790 13321 FP32_V(0,0x0,0x87)/*256.0*/, … … 14806 13337 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 14807 13338 /*128:out */ X86_MXCSR_XCPT_MASK, 14808 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_PE, 14809 /*xcpt? */ false, false }, 13339 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_PE }, 14810 13340 { { /*src1 */ { FP32_V(0,0x44000,0x88)/*529.0*/, 14811 13341 FP32_V(0,0x0,0x87)/*256.0*/, … … 14827 13357 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 14828 13358 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 14829 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_PE | X86_MXCSR_RC_DOWN, 14830 /*xcpt? */ false, false }, 13359 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_PE | X86_MXCSR_RC_DOWN }, 14831 13360 { { /*src1 */ { FP32_V(0,0x44000,0x88)/*529.0*/, 14832 13361 FP32_V(0,0x0,0x87)/*256.0*/, … … 14848 13377 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 14849 13378 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 14850 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_PE | X86_MXCSR_RC_UP, 14851 /*xcpt? */ false, false }, 13379 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_PE | X86_MXCSR_RC_UP }, 14852 13380 { { /*src1 */ { FP32_V(0,0x44000,0x88)/*529.0*/, 14853 13381 FP32_V(0,0x0,0x87)/*256.0*/, … … 14869 13397 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14870 13398 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14871 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_PE | X86_MXCSR_RC_ZERO, 14872 /*xcpt? */ false, false }, 13399 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_PE | X86_MXCSR_RC_ZERO }, 14873 13400 { { /*src1 */ { FP32_NORM_MAX(0), 14874 13401 FP32_NORM_MIN(0), … … 14890 13417 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ, 14891 13418 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_PE, 14892 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_PE | X86_MXCSR_IE | BS3_MXCSR_PE_FUZZY /* IEM */, 14893 /*xcpt? */ false, false }, 13419 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_PE | X86_MXCSR_IE | BS3_MXCSR_PE_FUZZY /* IEM */ }, 14894 13420 /** @todo More Normals. */ 14895 13421 /* … … 14901 13427 /*mxcsr:in */ 0, 14902 13428 /*128:out */ X86_MXCSR_DE | X86_MXCSR_PE, 14903 /*256:out */ X86_MXCSR_DE | X86_MXCSR_IE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* IEM */, 14904 /*xcpt? */ true, true }, 13429 /*256:out */ X86_MXCSR_DE | X86_MXCSR_IE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* IEM */ }, 14905 13430 { { /*src1 */ { FP32_DENORM_MIN(0), FP32_DENORM_MIN(0), FP32_0(0), FP32_0(1), FP32_DENORM_MIN(1), FP32_DENORM_MIN(1), FP32_0(1), FP32_0(0) } }, 14906 13431 { /*unused */ { FP32_ROW_UNUSED } }, … … 14908 13433 /*mxcsr:in */ 0, 14909 13434 /*128:out */ X86_MXCSR_DE | X86_MXCSR_PE, 14910 /*256:out */ X86_MXCSR_DE | X86_MXCSR_IE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* IEM */, 14911 /*xcpt? */ true, true }, 13435 /*256:out */ X86_MXCSR_DE | X86_MXCSR_IE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* IEM */ }, 14912 13436 { { /*src1 */ { FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(1), FP32_DENORM_MIN(1), FP32_DENORM_MAX(1), FP32_0(1), FP32_0(0) } }, 14913 13437 { /*unused */ { FP32_ROW_UNUSED } }, … … 14915 13439 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 14916 13440 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE | X86_MXCSR_PE | X86_MXCSR_RC_UP, 14917 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE | X86_MXCSR_IE | X86_MXCSR_PE | X86_MXCSR_RC_UP | BS3_MXCSR_PE_FUZZY /* IEM */, 14918 /*xcpt? */ false, false }, 13441 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE | X86_MXCSR_IE | X86_MXCSR_PE | X86_MXCSR_RC_UP | BS3_MXCSR_PE_FUZZY /* IEM */ }, 14919 13442 { { /*src1 */ { FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(1), FP32_DENORM_MIN(1), FP32_DENORM_MAX(1), FP32_0(1), FP32_0(0) } }, 14920 13443 { /*unused */ { FP32_ROW_UNUSED } }, … … 14922 13445 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 14923 13446 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE | X86_MXCSR_PE | X86_MXCSR_RC_DOWN, 14924 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE | X86_MXCSR_IE | X86_MXCSR_PE | X86_MXCSR_RC_DOWN | BS3_MXCSR_PE_FUZZY /* IEM */, 14925 /*xcpt? */ false, false }, 13447 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE | X86_MXCSR_IE | X86_MXCSR_PE | X86_MXCSR_RC_DOWN | BS3_MXCSR_PE_FUZZY /* IEM */ }, 14926 13448 { { /*src1 */ { FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(1), FP32_DENORM_MIN(1), FP32_DENORM_MAX(1), FP32_0(1), FP32_0(0) } }, 14927 13449 { /*unused */ { FP32_ROW_UNUSED } }, … … 14929 13451 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 14930 13452 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE | X86_MXCSR_PE | X86_MXCSR_RC_ZERO, 14931 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE | X86_MXCSR_IE | X86_MXCSR_PE | X86_MXCSR_RC_ZERO | BS3_MXCSR_PE_FUZZY /* IEM */, 14932 /*xcpt? */ false, false }, 13453 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE | X86_MXCSR_IE | X86_MXCSR_PE | X86_MXCSR_RC_ZERO | BS3_MXCSR_PE_FUZZY /* IEM */ }, 14933 13454 { { /*src1 */ { FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(1), FP32_DENORM_MIN(1), FP32_DENORM_MAX(1), FP32_0(1), FP32_0(0) } }, 14934 13455 { /*unused */ { FP32_ROW_UNUSED } }, … … 14936 13457 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 14937 13458 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE | X86_MXCSR_PE | X86_MXCSR_FZ, 14938 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE | X86_MXCSR_IE | X86_MXCSR_PE | X86_MXCSR_FZ | BS3_MXCSR_PE_FUZZY /* IEM */, 14939 /*xcpt? */ false, false }, 13459 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE | X86_MXCSR_IE | X86_MXCSR_PE | X86_MXCSR_FZ | BS3_MXCSR_PE_FUZZY /* IEM */ }, 14940 13460 { { /*src1 */ { FP32_DENORM_MIN(0), FP32_DENORM_MAX(0), FP32_0(0), FP32_0(1), FP32_DENORM_MIN(1), FP32_DENORM_MAX(1), FP32_0(1), FP32_0(0) } }, 14941 13461 { /*unused */ { FP32_ROW_UNUSED } }, … … 14943 13463 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 14944 13464 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 14945 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 14946 /*xcpt? */ false, false }, 13465 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ }, 14947 13466 /** @todo More Denormals. */ 14948 13467 /* … … 15020 13539 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 15021 13540 /*128:out */ X86_MXCSR_XCPT_MASK, 15022 /*256:out */ X86_MXCSR_XCPT_MASK, 15023 /*xcpt? */ false, false }, 13541 /*256:out */ X86_MXCSR_XCPT_MASK }, 15024 13542 { { /*src1 */ { FP64_0(0), FP64_0(1), FP64_0(0), FP64_0(1) } }, 15025 13543 { /*unused */ { FP64_ROW_UNUSED } }, … … 15027 13545 /*mxcsr:in */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 15028 13546 /*128:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 15029 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP, 15030 /*xcpt? */ false, false }, 13547 /*256:out */ X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_UP }, 15031 13548 { { /*src1 */ { FP64_0(1), FP64_0(1), FP64_0(0), FP64_0(0) } }, 15032 13549 { /*unused */ { FP64_ROW_UNUSED } }, … … 15034 13551 /*mxcsr:in */ X86_MXCSR_RC_ZERO, 15035 13552 /*128:out */ X86_MXCSR_RC_ZERO, 15036 /*256:out */ X86_MXCSR_RC_ZERO, 15037 /*xcpt? */ false, false }, 13553 /*256:out */ X86_MXCSR_RC_ZERO }, 15038 13554 { { /*src1 */ { FP64_0(1), FP64_0(0), FP64_0(0), FP64_0(1) } }, 15039 13555 { /*unused */ { FP64_ROW_UNUSED } }, … … 15041 13557 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 15042 13558 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 15043 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN, 15044 /*xcpt? */ false, false }, 13559 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_RC_DOWN }, 15045 13560 /* 15046 13561 * Infinity. … … 15051 13566 /*mxcsr:in */ 0, 15052 13567 /*128:out */ 0, 15053 /*256:out */ X86_MXCSR_IE, 15054 /*xcpt? */ false, true }, 13568 /*256:out */ X86_MXCSR_IE }, 15055 13569 /* 15056 13570 * Precision (Overflow, Underflow not possible). … … 15061 13575 /*mxcsr:in */ 0, 15062 13576 /*128:out */ 0, 15063 /*256:out */ X86_MXCSR_PE, 15064 /*xcpt? */ false, true }, 13577 /*256:out */ X86_MXCSR_PE }, 15065 13578 { { /*src1 */ { FP64_0(0), FP64_1(0), FP64_0(1), FP64_2(0) } }, 15066 13579 { /*unused */ { FP64_ROW_UNUSED } }, … … 15068 13581 /*mxcsr:in */ X86_MXCSR_PM | X86_MXCSR_RC_DOWN, 15069 13582 /*128:out */ X86_MXCSR_PM | X86_MXCSR_RC_DOWN, 15070 /*256:out */ X86_MXCSR_PM | X86_MXCSR_RC_DOWN | X86_MXCSR_PE, 15071 /*xcpt? */ false, false }, 13583 /*256:out */ X86_MXCSR_PM | X86_MXCSR_RC_DOWN | X86_MXCSR_PE }, 15072 13584 { { /*src1 */ { FP64_0(0), FP64_1(0), FP64_0(1), FP64_2(0) } }, 15073 13585 { /*unused */ { FP64_ROW_UNUSED } }, … … 15075 13587 /*mxcsr:in */ X86_MXCSR_PM | X86_MXCSR_RC_UP, 15076 13588 /*128:out */ X86_MXCSR_PM | X86_MXCSR_RC_UP, 15077 /*256:out */ X86_MXCSR_PM | X86_MXCSR_RC_UP | X86_MXCSR_PE, 15078 /*xcpt? */ false, false }, 13589 /*256:out */ X86_MXCSR_PM | X86_MXCSR_RC_UP | X86_MXCSR_PE }, 15079 13590 { { /*src1 */ { FP64_0(0), FP64_1(0), FP64_0(1), FP64_2(0) } }, 15080 13591 { /*unused */ { FP64_ROW_UNUSED } }, … … 15082 13593 /*mxcsr:in */ X86_MXCSR_PM | X86_MXCSR_RC_ZERO, 15083 13594 /*128:out */ X86_MXCSR_PM | X86_MXCSR_RC_ZERO, 15084 /*256:out */ X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_PE, 15085 /*xcpt? */ false, false }, 13595 /*256:out */ X86_MXCSR_PM | X86_MXCSR_RC_ZERO | X86_MXCSR_PE }, 15086 13596 { { /*src1 */ { FP64_0(0), FP64_1(0), FP64_0(1), FP64_2(0) } }, 15087 13597 { /*unused */ { FP64_ROW_UNUSED } }, … … 15089 13599 /*mxcsr:in */ X86_MXCSR_PM | X86_MXCSR_FZ | X86_MXCSR_DAZ, 15090 13600 /*128:out */ X86_MXCSR_PM | X86_MXCSR_FZ | X86_MXCSR_DAZ, 15091 /*256:out */ X86_MXCSR_PM | X86_MXCSR_FZ | X86_MXCSR_DAZ | X86_MXCSR_PE, 15092 /*xcpt? */ false, false }, 13601 /*256:out */ X86_MXCSR_PM | X86_MXCSR_FZ | X86_MXCSR_DAZ | X86_MXCSR_PE }, 15093 13602 /* 15094 13603 * Normals. … … 15102 13611 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 15103 13612 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_PE, 15104 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_PE, 15105 /*xcpt? */ false, false }, 13613 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_PE }, 15106 13614 { { /*src1 */ { FP64_V(0,0xf46c4c48b9b90,0x42f)/*23456789^2*/, 15107 13615 FP64_V(0,0x153e1f1867880,0x408)/*(12345678/524288)^2*/, … … 15115 13623 /*mxcsr:in */ X86_MXCSR_XCPT_MASK, 15116 13624 /*128:out */ X86_MXCSR_XCPT_MASK, 15117 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_PE, 15118 /*xcpt? */ false, false }, 13625 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_PE }, 15119 13626 { { /*src1 */ { FP64_V(0,0xf46c4c48b9b90,0x42f)/*23456789^2*/, 15120 13627 FP64_V(0,0x153e1f1867880,0x408)/*(12345678/524288)^2*/, … … 15128 13635 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 15129 13636 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 15130 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_PE | X86_MXCSR_RC_DOWN, 15131 /*xcpt? */ false, false }, 13637 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_PE | X86_MXCSR_RC_DOWN }, 15132 13638 { { /*src1 */ { FP64_V(0,0xf46c4c48b9b90,0x42f)/*23456789^2*/, 15133 13639 FP64_V(0,0x153e1f1867880,0x408)/*(12345678/524288)^2*/, … … 15141 13647 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 15142 13648 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 15143 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_PE | X86_MXCSR_RC_UP, 15144 /*xcpt? */ false, false }, 13649 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_PE | X86_MXCSR_RC_UP }, 15145 13650 { { /*src1 */ { FP64_V(0,0xf46c4c48b9b90,0x42f)/*23456789^2*/, 15146 13651 FP64_V(0,0x153e1f1867880,0x408)/*(12345678/524288)^2*/, … … 15154 13659 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 15155 13660 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 15156 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_PE | X86_MXCSR_RC_ZERO, 15157 /*xcpt? */ false, false }, 13661 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_PE | X86_MXCSR_RC_ZERO }, 15158 13662 { { /*src1 */ { FP64_NORM_MAX(0), 15159 13663 FP64_NORM_MIN(0), … … 15167 13671 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ, 15168 13672 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_PE, 15169 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_PE | X86_MXCSR_IE | BS3_MXCSR_PE_FUZZY /* IEM */, 15170 /*xcpt? */ false, false }, 13673 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ | X86_MXCSR_FZ | X86_MXCSR_PE | X86_MXCSR_IE | BS3_MXCSR_PE_FUZZY /* IEM */ }, 15171 13674 /** @todo More Normals. */ 15172 13675 /* … … 15178 13681 /*mxcsr:in */ 0, 15179 13682 /*128:out */ X86_MXCSR_DE | X86_MXCSR_PE, 15180 /*256:out */ X86_MXCSR_DE | X86_MXCSR_IE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* IEM */, 15181 /*xcpt? */ true, true }, 13683 /*256:out */ X86_MXCSR_DE | X86_MXCSR_IE | X86_MXCSR_PE | BS3_MXCSR_PE_FUZZY /* IEM */ }, 15182 13684 { { /*src1 */ { FP64_DENORM_MIN(0), FP64_0(0), FP64_0(1), FP64_DENORM_MIN(1) } }, 15183 13685 { /*unused */ { FP64_ROW_UNUSED } }, … … 15185 13687 /*mxcsr:in */ 0, 15186 13688 /*128:out */ X86_MXCSR_DE, 15187 /*256:out */ X86_MXCSR_DE | X86_MXCSR_IE, 15188 /*xcpt? */ true, true }, 13689 /*256:out */ X86_MXCSR_DE | X86_MXCSR_IE }, 15189 13690 { { /*src1 */ { FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MIN(1), FP64_DENORM_MAX(1) } }, 15190 13691 { /*unused */ { FP64_ROW_UNUSED } }, … … 15192 13693 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_UP, 15193 13694 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE | X86_MXCSR_PE | X86_MXCSR_RC_UP, 15194 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE | X86_MXCSR_IE | X86_MXCSR_PE | X86_MXCSR_RC_UP | BS3_MXCSR_PE_FUZZY /* IEM */, 15195 /*xcpt? */ false, false }, 13695 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE | X86_MXCSR_IE | X86_MXCSR_PE | X86_MXCSR_RC_UP | BS3_MXCSR_PE_FUZZY /* IEM */ }, 15196 13696 { { /*src1 */ { FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MIN(1), FP64_DENORM_MAX(1) } }, 15197 13697 { /*unused */ { FP64_ROW_UNUSED } }, … … 15199 13699 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_DOWN, 15200 13700 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE | X86_MXCSR_PE | X86_MXCSR_RC_DOWN, 15201 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE | X86_MXCSR_IE | X86_MXCSR_PE | X86_MXCSR_RC_DOWN | BS3_MXCSR_PE_FUZZY /* IEM */, 15202 /*xcpt? */ false, false }, 13701 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE | X86_MXCSR_IE | X86_MXCSR_PE | X86_MXCSR_RC_DOWN | BS3_MXCSR_PE_FUZZY /* IEM */ }, 15203 13702 { { /*src1 */ { FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MIN(1), FP64_DENORM_MAX(1) } }, 15204 13703 { /*unused */ { FP64_ROW_UNUSED } }, … … 15206 13705 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_RC_ZERO, 15207 13706 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE | X86_MXCSR_PE | X86_MXCSR_RC_ZERO, 15208 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE | X86_MXCSR_IE | X86_MXCSR_PE | X86_MXCSR_RC_ZERO | BS3_MXCSR_PE_FUZZY /* IEM */, 15209 /*xcpt? */ false, false }, 13707 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE | X86_MXCSR_IE | X86_MXCSR_PE | X86_MXCSR_RC_ZERO | BS3_MXCSR_PE_FUZZY /* IEM */ }, 15210 13708 { { /*src1 */ { FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MIN(1), FP64_DENORM_MAX(1) } }, 15211 13709 { /*unused */ { FP64_ROW_UNUSED } }, … … 15213 13711 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_FZ, 15214 13712 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE | X86_MXCSR_PE | X86_MXCSR_FZ, 15215 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE | X86_MXCSR_IE | X86_MXCSR_PE | X86_MXCSR_FZ | BS3_MXCSR_PE_FUZZY /* IEM */, 15216 /*xcpt? */ false, false }, 13713 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DE | X86_MXCSR_IE | X86_MXCSR_PE | X86_MXCSR_FZ | BS3_MXCSR_PE_FUZZY /* IEM */ }, 15217 13714 { { /*src1 */ { FP64_DENORM_MIN(0), FP64_DENORM_MAX(0), FP64_DENORM_MIN(1), FP64_DENORM_MAX(1) } }, 15218 13715 { /*unused */ { FP64_ROW_UNUSED } }, … … 15220 13717 /*mxcsr:in */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 15221 13718 /*128:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 15222 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ, 15223 /*xcpt? */ false, false }, 13719 /*256:out */ X86_MXCSR_XCPT_MASK | X86_MXCSR_DAZ }, 15224 13720 /** @todo More Denormals. */ 15225 13721 /*
Note:
See TracChangeset
for help on using the changeset viewer.
